JPH0658639B2

JPH0658639B2 - デ−タ処理装置

Info

Publication number: JPH0658639B2
Application number: JP59248869A
Authority: JP
Inventors: 幸弘西口; 修松嶋
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1984-11-26
Filing date: 1984-11-26
Publication date: 1994-08-03
Anticipated expiration: 2009-08-03
Also published as: JPS61127037A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、複数の割込み要求信号に対応した割込み処理
プログラムを実行する中央処理装置（以下、“ＣＰＵ”
という）を備えたデータ処理装置に関する。

［従来の技術］一般に、マイクロコンピュータシステムにおいて、主プ
ログラムを実行中に周辺装置が割込み要求信号を発生し
た場合に、ＣＰＵは、主プログラムの実行を中断して周
辺装置の割込み要求信号に対する割込み処理プログラム
を実行するために割込み処理装置を備えている。また、
周辺装置の数が多いと、複数の割込み要求信号が同時に
発生する場合、もしくはある周辺装置の割込み要求信号
に対する割込み処理プログラムを実行中の他の周辺装置
が割込み要求信号を発生する場合がある。このような複
数の割込み要求信号の競合に対処するために、各割込み
要求信号に優先順位を設定し、優先順位の高い割込み要
求信号に対する処理プログラムの実行を優先して行なう
という優先順位制御が必要となる。したがって、高度な
マイクロコンピユータシステムにおいては複数の割込み
要求信号に対応して優先順位制御を備えた割込み処理装
置が必要となる。

マイクロコンピユータシステムにおける割込み処理装置
は、割込み要求信号が発生すると、割込み要求信号に対
応した割込み受付信号をＣＰＵに発信する。ＣＰＵは割
込み受付信号を受信すると、実行中の主プログラムの実
行を中断し、スタツクポインタが指定するメモリ（以
下、“スタツクメモリ”という）の番地に実行中の主プ
ログラムのアドレスを指定するプログラムカウンタの内
容および主プログラムの状態を記憶しているプログラム
ステータスワード（以下、“ＰＳＷ”という）とを退避
し、割込み要求信号に対応した処理プログラムの開始番
地（以下、“ベクタ番地”という）をプログラムカウン
タに設定し、割込み処理プログラムにおいて、実行中の
主プログラムで使用していた汎用レジスタセツトを割込
み処理プログラムの実行にも使用するため、汎用レジス
タセツトの内容をプログラムカウンタ、ＰＳＷと同様に
スタツクメモリに退避する必要がある。

従来、この汎用レジスタセツトの退避は、一般にPUSH命
令と知られている命令によりスタツクメモリに退避する
方法が採られ、退避が完了してから本来の割込み処理プ
ログラムは実行される。割込み処理プログラムの実行が
終了すると、ＣＰＵはPOP命令と知られている命令によ
りスタツクメモリから退避していた汎用レジスタセツト
の内容を復帰させ、次にリターン命令として知られてい
る命令によりＰＳＷ、プログラムカウンタの内容をそれ
ぞれ復帰させて中断されていた主プログラムの実行を再
開する。

［発明が解決しようとする問題点］しかしながら、PUSH命令、POP命令を使用するこのよう
な従来の汎用レジスタセツトの退避の方法は、汎用レジ
スタ数が多いと退避に多くの時間が必要で、割込み要求
信号に対する迅速な割込み処理プログラムの実行が不可
能となるばかりでなく、復帰時にも多大な時間が必要と
なり、マイクロコンピユータシステムの動作の効率が悪
くなるという問題点を有していた。さらに、この方法
は、割込み処理プログラムにおいて多数の汎用レジスタ
の退避が完了すると、割込み処理プログラムの実行に使
用するデータを汎用レジスタに設定する必要があり、割
込み要求信号に対する応答がさらに遅くなる問題点も有
していた。

したがって、本発明の目的は、割込み要求信号に対する
迅速な割込み処理プログラムの実行が可能で動作効率の
よいデータ処理装置を提供することである。

［問題点を解決するための手段］本発明は、割込み要求に対して優先順位が設定できる割
込み制御方式をとり、割込み要求の優先順位の数より多
い汎用レジスタセットを備えたデータ処理装置におい
て、割込み要求が発生した場合に、その割込み要求が指
定されている優先順位レベルと同じ番号のレジスタセッ
トを一義的に選択して、中央処理装置で割込みプログラ
ムを実行する構成にしたものである。

すなわち、本発明のデータ処理装置は、複数の割込み要
求信号に対応した割込み処理プログラムを実行する中央
処理装置を備えたデータ処理装置において、前記中央処
理装置が処理に使用する複数の汎用レジスタセットと、
割込み要求の優先順位を記憶し指定する優先順位指定手
段と、割込み要求信号が発生したときに前記優先順位指
定手段に記憶している優先順位に対応して一組の汎用レ
ジスタセットを選択するための情報を記憶する記憶手段
と、割込み要求信号が発生したときに前記中央処理装置
に割込み受付信号を発信する割込み制御手段と、前記割
込み受付信号が発信されたときに前記記憶手段の内容に
従い前記中央処理装置が処理に使用する一組の汎用レジ
スタセットを選択するレジスタ制御手段とを備えたこと
を特徴とする。

［実施例］本発明の実施例について図面を参照しながら説明する。

第１図は本発明によるデータ処理装置の一実施例を示す
ブロツク図である。

本実施例のデータ処理装置は、INT1，INT2，INT3の３種
の割込み要求信号を備えたマイクロコンピユータで、Ｃ
ＰＵ20、プログラムメモリ19、それぞれの割込み要求信
号INT1，INT2，INT3に対応した汎用レジスタセツトR1
（RA1，RB1，RC1，RD1），R2（RA2，RB2，RC2，RD2），
R3（RA3，RB3，RC3，RD3）と割込み処理プログラム以外
の主プログラムで使用する汎用レジスタセツトR0（RA
0，RB0，RC0，RD0）を含むデータメモリ17、データバス
31、アドレスバス32、データメモリ17のアドレスをデコ
ーダ18、データメモリ17の汎用レジスタのアドレスをデ
コードするアドレスデコーダ29、割込み要求信号INT1，
INT2，INT3に対応した汎用レジスタセツトを選択するた
めの情報を記憶するＲＳフリツプフロツプ8-3，9-3，10
-3、レジスタ制御手段を構成するアンドゲート8-2，9-
2，10-2，10-5、オアゲート11，12-1，12-2、インバー
タ12-3，12-4と、割込み制御手段を構成するアンドゲー
ト1-6，2-6，3-6，５、オアゲート４、そしてその他の
周辺回路からなる。

まず、演算処理機能について説明する。ＣＰＵ20は、プ
ログラムメモリ19のアドレスを指定するプログラムカウ
ンタ20-1、プログラムの状態を示すプログラムステータ
スワード（以下、“ＰＳＷ”という）20-2、割込み受付
信号28の発信時にプログラムカウンタ20-1、ＰＳＷ20-2
の内容を退避するためのデータメモリ17のアドレスを指
定するスタツクポインタ20-3を含んでいる。データメモ
リ17は、ＣＰＵ20がアドレスバス32に出力したアドレス
がアドデスレコーダ18でデコードされ、対応する番地が
選択される。データメモリ17の00_H（16進コード）〜0F_H
番地には、RA，RB，RC，RDの４本１組の汎用レジスタセ
ツトが４セツトR0（RA0，RB0，RC0，RD0），R1（RA1，R
B1，RC1，RD1），R2（RA2，RB2，RC2，RD2），R3（RA
3，RB3，RC3，RD3）配置されている。また、ＣＰＵ20は
汎用レジスタRA，RB，RC，RDをデータメモリ17の番地と
してではなく、制御線23，24，25，26により直接選択で
きる。制御線23，24，25，26の信号はオアゲート12-1，
12-2、インバータ12-3，12-4と共にアドレスデコーダ29
に入力される。３入力のアンドゲート13，14，15等で構
成されたアドレスデコーダ29の出力はデータメモリ17の
00_H〜0F_Hに対応する番地をそれぞれ汎用レジスタRA0，R
B0，RC0，RD0，RA1，RB1，…，RD1，RA2，RB2，…，RD
2，RA3，RB3，RC3，RD3として選択する。つまり、デー
タメモリ17はアドレスデコーダ18とアドレスデコーダ29
の両方によって番地が選択される。オアゲート12-1，12
-2の出力は、ＲＳフリツプフロツプ8-3，9-3，10-3の内
容によって決定される。アドレスデコーダ29は各レジス
タRA0，RB0，…，RD3（16個）に対応して16個のアンド
ゲートで構成されており、それぞれのアンドゲートは第
１図の〇印の場所に交差している制御線およびオアゲー
ト12-1，12-2、インバータ12-3，12-4の出力が３入力ア
ンドゲート13，14，15等の入力となる。オアゲート12-
1，12-2およびインバータ12-3，12-4は汎用レジスタセ
ツトの指定を行なう。すなわち、オアゲート12-1，12-2
の出力がともに“０”のとき汎用レジスタセツトR0(RA
0，RB0，RC0，RD0)、オアゲート12-1の出力が“１”、
オアゲート12-2の出力が“０”のとき汎用レジスタセツ
トR1（RA1，RB1，RC1，RD1）、オアゲート12-1の出力が
“０”、オアゲート12-2の出力が“１”のとき汎用レジ
スタセツトR2（RA2，RB2，RC2，RD2）、オアゲート12-1
の出力が“１”、オアゲート12-2の出力が“１”のとき
汎用レジスタセツトR3（RA3，RB3，RC3，RD3）が選択さ
れる。

以上のように制御線23，24，25，26、オアゲート12-1，
12-2、インバータ12-3，12-4により選択された汎用レジ
スタに対し、制御線21が付勢されてライトバツフア16-1
が駆動されると、このときＣＰＵ20からデータバス31に
対しデータが出力され、選択された汎用レジスタにＣＰ
Ｕ20からデータが書込まれる。制御線22が付勢されると
リードバツフア16-2が駆動され、選択された汎用レジス
タの内容のデータバス31上に出力され、選択されたレジ
スタの内容がＣＰＵ20に書込まれる。ＣＰＵ20が主プロ
グラムを実行している通常状態ではＲＳフリツプフロツ
プ8-3，9-3，10-3がリセツトされて内容が０のためアン
ドゲート9-5，10-5がそれぞれ０となり、オアゲート12-
1，12-2の出力がそれぞれ“０”，“０”となる。従っ
て汎用レジスタセツトR0が選択されており、ＣＰＵ20は
データメモリ17内に配置されている汎用レジスタのRA
0，RB0，RC0，RD0をそれぞれ直接選択して内容を読出
し、内部で演算を行ない、演算結果を選択した汎用レジ
スタRA0，RB0，RC0，RD0に書込む動作をすることができ
る。

次に、割込み処理機能について説明する。本実施例では
前述したように割込み要求信号して３種の割込み要求信
号INT1，INT2，INT3が備えられており、それぞれの割込
み要求信号は以下の制御回路によって制御される。割込
み要求信号INT1，INT2，INT3に対する制御回路を割込み
要求信号INT2を例にとって説明する。割込み要求信号IN
T2が発生すると割込み要求フラグ2-2が“１”にセツト
される。割込みマスクビツト2-3は、内容の反転出力が
アンドゲート2-6に入力されているので、内容が“１”
のとき、アンドゲート2-6の出力は“０”に固定されて
いるが、内容が“０”のとき割込み要求フラグ2-2の内
容がアンドゲート2-6から出力される。優先順位指定レ
ジスタ2-4はＣＰＵ20によりデータバス31を介して内容
が設定され、割込み要求信号INT2の割込み優先順位を指
定するレジスタで、１〜３の値をとる。優先順位１は最
も優先順位が高く、優先順位３は最も低い。カウンタ６
は２ビツトのカウンタで、優先順位をカウントし、内容
が１→２→３→１と１〜３のカウントを繰り返す。この
カウンタ６はオアゲート11の出力により内容が“１”に
クリアされる。カウンタ６の出力33は優先順位比較器2-
5に入力されている。優先順位比較器2-5は優先順位指定
レジスタ2-4の内容とカウンタ６の内容とを比較し、比
較の結果、一致していれば出力として“１”を出力し、
アンドゲート2-6に入力する。アンドゲート2-6には他に
前述した割込み要求フラグ2-2の出力および割込みマス
クビツト2-3の出力が入力されている。アンドゲート2-6
の出力はオアゲート４に入力される。オアゲート４の出
力はアンドゲート５に入力される。アンドゲート５の他
の入力はオアゲート11の出力の反転で、アンドゲート５
の出力は割込み受付信号28としてＣＰＵ20に入力され、
同時にカウンタ６の停止信号およびアンドゲート8-1，9
-1，10-1の入力となる。カウンタ６の２ビツトの出力は
デコーダ７にも入力され、内容によりそれぞれ１，２，
３にデコードされる。内容が１，２，３のときデコーダ
出力7-1，7-2，7-3がそれぞれ“１”となる。割込み受
付信号28が“１”となると、カウンタ６は停止するので
アンドゲート５の出力は“１”のままとなる。割込み受
付信号28がＣＰＵ20に発信されるとＣＰＵ20は、スタツ
クポインタ20-3で指定されるデータメモリ17の番地にプ
ログラムカウンタ20-1、ＰＳＷ20-2の内容を退避させ、
次に制御線30を“１”にし、アンドゲート2-7を介して
割込み要求信号INT2に対応した割込み処理プログラムの
開始番地であるベクタ番地が記憶されているベクタ番地
レジスタ2-1の内容をデータバス31に読出す。データバ
ス31に読出されたベクタ番地レジスタ2-1の内容はＣＰ
Ｕ20内部に書込まれ、すなわちプログラムカウンタ20-1
に設定され、対応する割込み処理プログラムが実行され
る。同時にアンドゲート2-7により割込み要求フラグ2-2
はリセツトされる。制御線30、割込み受付信号28、デコ
ーダ出力7-1がそれぞれ“１”のとき、アンドゲート8-1
の出力は“１”となり、ＲＳフリップフロップ8-3はセ
ツトされ、出力Ｑは“１”、反転出力は“０”とな
る。すると、アンドゲート8-2の出力が“１”となり、
オアゲート11を介してカウンタ６の内容が“１”にクリ
アされ、また、アンドゲート５の出力が“０”にされ
る。ＲＳフリツプフロツプ8-3の反転出力はアンドゲ
ート9-4，9-5，10-4，10-5に入力されている。ＣＰＵの
出力27が“１”となるとＲＳフリツプフロツプ8-3はリ
セツトされ、出力Ｑは“０”、反転出力は“１”とな
る。しかし、ＲＳフリツプフロツプ9-3，10-3はＲＳフ
リツプフロツプ8-3の反転出力が“０”であるとアン
ドゲート9-4，10-4の出力が“０”となるためリセツト
されない。同様に、デコーダ出力7-2が“１”のとき割
込み受付信号28が“１”、制御線30が“１”になると、
アンドゲート9-1を介してＲＳフリツプフロツプ9-3がセ
ツトされ、出力Ｑは“１”、反転出力は“０”とな
る。ＲＳフリツプフロツプ9-3の出力Ｑが“１”となる
とアンドゲート9-2が“１”となりオアゲート11の出力
も“１”となる。また、アンドゲート10-4，10-5の出力
は“０”となる。同様に、デコーダ出力7-3が“１”の
とき割込み受付信号28が“１”、制御線30が“１”にな
るとＲＳフリツプフロツプ10-3がセツトされ、出力Ｑは
“１”、反転出力は“０”となる。ＲＳフリツプフロ
ツプ10-3の出力Ｑが“１”となるとアンドゲート10-2が
“１”となりオアゲート11の出力も“１”となる。ＲＳ
フリツプフロツプ8-3，9-3，10-3がセツトされると、オ
アゲート12-1，12-2の出力はそれぞれの場合に“１”，
“０”、“０”，“１”、“１”，“１”となり、汎用
レジスタセツトR1３セツトR2、セツトR3が選択される。

次に、本実施例の動作例について第２図のタイムチャー
トを参照しながら説明する。

いま、優先順位指定レジスタ1-4，2-4，3-4の内容がそ
れぞれ１，２，３に指定されており、割込みマスクビツ
ト1-3，2-3，3-3が共に“０”に設定されている場合に
ついて考える。主プログラム実行中はＲＳフリツプフロ
ツプ8-3，9-3，10-3はリセツトされているので、オアゲ
ート12-1，12-2の出力は共に“０”となり、汎用レジス
タセツトR0が指定されている。

いま、汎用レジスタRAと命令により指定されたデータメ
モリ17の内容を加算する命令（「ADDRA,MEM」命令）を実
行するものとする（時間Ｔ_１）。ＣＰＵ20は、まず制御
線23を付勢するとアドレスデコーダ29内の３入力アンド
ゲート13の出力が“１”となり、レジスタRA0が選択さ
れ、その内容がリードバツフア16-2を経てデータバス31
に読出され、ＣＰＵ20に書込まれる。次に命令内に含ま
れるデータメモリ17のアドレスをアドレスバス32に出力
し、制御線22を付勢することによりデータメモリ17の内
容はリードバツフア16-2を経てデータバス31に読出さ
れ、ＣＰＵ20に書込まれる。ＣＰＵ20の内部ではレジス
タRA0の内容とデータメモリ17の内容の加算が行なわれ
る。次に、制御線21および23が付勢され、加算結果がデ
ータバス31、ライトバツフア16-1を通って汎用レジスタ
RA0に書込まれる。したがって、レジスタRA0が汎用レジ
スタRAとして選択され、使用される。

次に、主プログラム実行中に割込み要求信号INT2が発生
したものと仮定する（時間Ｔ_２）。

割込み要求フラグ2-2がセツトされ、出力が“１”とな
る。カウンタ６の内容が“２”となると優先順位比較器
2-5は一致を検出するため出力が１となる。アンドゲー
ト2-6の入力はすべて“１”のためアンドゲート2-6の出
力が“１”となり、オアゲート４、アンドゲート５を介
して割込み受付信号28がＣＰＵ20に入力され、ＣＰＵ20
は前述のようにプログラムカウンタ20-1、ＰＳＷ20-2を
データメモリ17に退避した後割込み処理プログラムの実
行を行なう。また、ＲＳフリツプフロツプ9-3がセツト
される。カウンタ６の動作は内容が“２”のときアンド
ゲート9-2、オアゲート11を介して１にクリアされるた
め、カウンタ６の内容は１→２→１→２と変化する。

次に、割込み要求信号INT2に対応した割込み処理プログ
ラムの実行中に汎用レジスタを参照する命令が実行され
るものとする（時間Ｔ_３）。この場合前記「ADD RA,ME
M」命令が実行行されるものとする。この場合、ＣＰＵ2
0は同様に制御線22と23を付勢するが、オアゲート12-
1，12-2の出力はそれぞれ“０”と“１”になっている
のでアドレスデコーダ29中の３入力のアンドゲート15の
出力が１となり、レジスタRAとして選択されるレジスタ
はRA2となる。したがって、レジスタRA2と命令で指定さ
れるデータメモリ17の内容を加算した結果がレジスタRA
2に書込まれることになる。このことは、以下のような
ことを意味する。割込み処理プログラム以外では汎用レ
ジスタセツトとして汎用レジスタセツトR0が使用されて
いたが、割込み要求信号INT2が発生し、割込み処理プロ
グラムが実行されると汎用レジスタセツトR2が使用され
るようになる。従って、汎用レジスタセツトR0の内容
は、データメモリ17にそのまま記憶されているので結果
的に汎用レジスタセツトR0の内容がデータメモリ17に退
避されたことになる。故に、割込み受付信号28の受信時
に汎用レジスタをその割込み要求信号に対応した汎用レ
ジスタセツトに切換えることによりいわゆるPUSH命令に
よりスタツクポインタ20-3を用いてデータメモリ17に退
避する必要がないので、直ちに割込み処理プログラムを
実行することができる。また、レジスタRA2に割込み要
求信号INT2に対応する所定のデータを予め設定しておけ
るため割込み処理プログラムで設定する必要はない。

次に、割込み要求信号INT2に対応する割込み処理プログ
ラム中に割込み要求信号INT1が発生したものとする（時
間Ｔ_４）。カウンタ６は１→２→１→…と内容が変化し
ているので、割込み要求信号INT1により割込み要求フラ
グ1-2がセツトされると、優先順位比較器1-5によりカウ
ンタ内容が１のとき一致が検出され、オアゲート４、ア
ンドゲート５を介して割込み受付信号28が“１”にされ
る。すると、ＣＰＵ20は割込み要求信号INT2で実行した
ようにプログラムカウンタ20-1、ＰＣＷ20-2をスタツク
ポインタ20-3で指定されるデータメモリ17に退避し、対
応するベクタ番地をプログラムカウンタ20-1に書込み割
込み処理プログラムを実行する。制御線30によりＲＳフ
リツプフロツプ8-3がセツトされ、オアゲート12-1，12-
2はそれぞれ“１”，“０”となるため、ＣＰＵ20が直
接指定できる汎用レジスタセツトはレジスタセツトR1と
なる。

割込み要求信号INT1に対応する処理プログラム（時間Ｔ
_５）。制御信号24が“１”となりアドレスデコーダ29の
中の３入力アンドゲート14の出力が“１”となるのでRA
として指定される汎用レジスタはRA1となりレジスタRA1
と命令で指定されるデータメモリ17の番地の内容との加
算結果が汎用レジスタRA1の番地に書込まれる。割込み
要求信号INT1に対応した割込み処理プログラム実行中、
オアゲート11の出力は常に“１”となっているため、カ
ウンタ６の内容は“１”のままである。

割込み処理プログラムが終了し、リターン命令RTNを実
行するものとする（時間Ｔ_６）。ＣＰＵ20は、スタツク
ポインタ20-3が指定する番地のデータメモリ17から退避
したＰＳＷ、プログラムカウンタの内容を順にＰＳＷ20
-2、プログラムカウンタ20-1にそれぞれ復帰させ、次に
制御線27を付勢する。すると、ＲＳフリツプフロツプ8-
3がリセツトされ出力Ｑが“０”、反転出力が“１”
となる。したがって、プログラムは割込み要求信号INT1
が発生する前の状態、すなわち割込み要求信号INT2に対
応する割込み処理プログラムの実行状態に戻りカウンタ
６も１→２→１→…と内容が変化する。また、ＣＰＵ20
が直接指定できる汎用レジスタセツトも汎用レジスタセ
ツトR2となる。

したがって、命令「ADD RA,MEM」を実行した場合はレジ
スタRA2と命令で指定されるデータメモリ17の番地の内
容の加算が行なわれ、レジスタRA2に結果が書込まれ
る。（時間Ｔ_７）。

また、同様に割込み要求INT3に対しても汎用レジスタセ
ツトR3が指定されて演算に使用される。したがって、割
込み受付信号28に連動して割込み要求信号に対応した汎
用レジスタセツトが指定されるので汎用レジスタセツト
の命令による退避および割込み要求信号に対応した汎用
レジスタの内容の設定が不要となる。

なお、本実施例では割込み要求信号の優先指定順位に対
応した汎用レジスタセツトを選択したが、優先順位指定
とは独立に割込み要求に対応した所定の汎用レジスタセ
ツト番号記憶レジスタを備え、汎用レジスタを選択する
ことも可能である。

［発明の効果］本発明は、以上説明したように、割込み要求の優先順位
にしたがって、割込み要求の優先順位に対応する汎用レ
ジスタセットを選択して割込み処理を行う。このため、
割込み優先順位に対応したレジスタセットを選択して中
央処理装置で割込みプログラムを実施することができ、
割込み処理プログラムの高速応答が可能であり、割込み
プログラムの終了時の無駄な処理がなくなり、プログラ
ムの実行効率も向上する。また、割込み要求の優先順位
レベルはプログラマブルであって、割込み要求に対する
レジスタセットを任意に変更することができる。

【図面の簡単な説明】

第１図は本発明によるデータ処理装置の一実施例のブロ
ツク図、第２図は第１図のデータ処理装置の動作例を示
すタイムチヤートである。 1-6，2-6，3-6、５：アンドゲート、４：オアゲート、６：カウンタ、７：デコーダ、 8-1，8-2，9-1，9-2，9-4，9-5，10-1，10-2，10-4，10
-5：アンドゲート、 8-3，9-3，10-3：ＲＳフリツプフロツプ、 11，12-1，12-2：オアゲート、 12-3，12-4：インバータ、 17：データメモリ、 20：ＣＰＵ、 23，24，25，26：制御線、 28：割込み受付信号、 29：アドレスデコーダ、 RA0〜RA3，RB0〜RB3，RC0〜RC3，RD0〜RD3：レジスタ、 INT1，INT2，INT3：割込み要求信号。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭59−33558（ＪＰ，Ａ) 特開昭59−128647（ＪＰ，Ａ) 特開昭54−87130（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】メインプログラムを実行するとともに複数
の割込み要求信号にそれぞれ対応する割込み処理プログ
ラムを設定された優先順位に従って実行するデータ処理
装置において、前記メインプログラムの実行のための第
１のレジスタセットと前記設定された優先順位の数と同
数の第２のレジスタセットとからなる複数のレジスタセ
ットと、前記複数の割込み要求信号の中から現在実行中
のプログラムの優先順位よりも高い優先順位に指定され
た割込み要求信号を受け付ける第１の回路手段と、前記
指定された優先順位の数と同数のフリップフロップと、
前記第１の回路手段により受け付けられた割込み要求信
号に指定されている優先順位に基づき当該優先順位に対
応する前記フリップフロップをセット状態とする第２の
回路手段と、前記複数のフリップフロップの各々の状態
に基づき、いずれのフリップフロップもセット状態とな
っていないときは前記第１のレジスタセットを選択状態
とし少なくとも一つのフリップフロップがセット状態の
ときはセット状態にあるフリップフロップの中でいちば
ん高い優先順位に対応する前記第２のレジスタセットを
選択状態とする第３の回路手段と、実行中の割込み処理
プログラムの終了に基づき、前記セット状態にあるフリ
ップフロップの中でいちばん高い優先順位にあるフリッ
プフロップのセット状態を解除する第４の回路手段とを
備えることを特徴とするデータ処理装置。