JPS5933558A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS5933558A JPS5933558A JP14449382A JP14449382A JPS5933558A JP S5933558 A JPS5933558 A JP S5933558A JP 14449382 A JP14449382 A JP 14449382A JP 14449382 A JP14449382 A JP 14449382A JP S5933558 A JPS5933558 A JP S5933558A
- Authority
- JP
- Japan
- Prior art keywords
- processing
- register
- interruption
- circuit
- register bank
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/461—Saving or restoring of program or task context
- G06F9/462—Saving or restoring of program or task context with multiple register sets
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は情報処理装置、特に複数のし・ジスタ群（以下
レジスタバンクという）を有し、それらのうち選択され
たレジスタバンクを用いて各種情報の処理を実行するこ
とのできる情報処理装置に関する。
レジスタバンクという）を有し、それらのうち選択され
たレジスタバンクを用いて各種情報の処理を実行するこ
とのできる情報処理装置に関する。
近年、割込みに対し高速に応答することのできるマイク
ロコンピュータが強く要求されている。
ロコンピュータが強く要求されている。
これはリアルタイム性の強い応用分野に対してもマイク
ロコンピュータ′の応用が多く見出されてきたためであ
る。一般に情報処理装置は割込み要求が発生したとき処
理部が割込み許可状１１．！４にあると割込み処理プロ
夛ラムに分岐し処、１ｊｌｌ （、：開始する。
ロコンピュータ′の応用が多く見出されてきたためであ
る。一般に情報処理装置は割込み要求が発生したとき処
理部が割込み許可状１１．！４にあると割込み処理プロ
夛ラムに分岐し処、１ｊｌｌ （、：開始する。
その時までレジスタで使用されていたデータや処理部の
ステータス４１を報は退避され割込の処ＪｊｌＸ終了後
それらは復帰し正常なプログラム実１Ｊが保証されるが
、この際前記データやステータス情報の退避及び復帰に
かかる時間ｆ”′ｃ′きる限υＩ）、１７＜ Ｌ本来の
割込み処理を効率よく実行することが情引６処理装ｖｔ
の性能発揮に対して最も有効である。
ステータス４１を報は退避され割込の処ＪｊｌＸ終了後
それらは復帰し正常なプログラム実１Ｊが保証されるが
、この際前記データやステータス情報の退避及び復帰に
かかる時間ｆ”′ｃ′きる限υＩ）、１７＜ Ｌ本来の
割込み処理を効率よく実行することが情引６処理装ｖｔ
の性能発揮に対して最も有効である。
従来の情報処理装置は、前記退避、復帰動作余行う手段
としてスタック領域を指示するポインタを用い、処理部
のステータス１）Ｖ報と使用しているレジスタを退避命
令によシスタック領域へ退避し、割込み処理終了後、壱
帰命令によυ復帰させる方法が主に採られてきた。とこ
ろで、一般にマイクロスンビュータは多くのレジスタを
用いて処理を行なっているが一般には特殊レジスタ３セ
ツト、汎用レジスタ３ にツトの合計６セツトがあル、
そのはとんど°Ｊ−べてけ使用され更に不足の場合も多
い。従って割込み応答時にこれら多くの使用中レジスタ
セットを退避、ｊｆｆｌ帰させる必要性が生じるため、
本来の「１的である、処理に対する高速の応答が大きく
妨げられる。例えば、比較的高速のマイクロコンビコー
タでもレセットの場合は退避動作だけの最低１８μｓは
本来の割込み処理が待たされるという重大な欠点が生ず
る。またレジスタ退避のだめの十分なスタック領域が必
要であり更に割込み処理プログラムに必要な命令数が大
きくなるためにメモリの有効的利用が妨げられ、特に割
込み機能を多用する応用システムでは割込み応答の速度
がシステＪ・全体の効率に大きく影響するため上記欠点
による損失は著しい。
としてスタック領域を指示するポインタを用い、処理部
のステータス１）Ｖ報と使用しているレジスタを退避命
令によシスタック領域へ退避し、割込み処理終了後、壱
帰命令によυ復帰させる方法が主に採られてきた。とこ
ろで、一般にマイクロスンビュータは多くのレジスタを
用いて処理を行なっているが一般には特殊レジスタ３セ
ツト、汎用レジスタ３ にツトの合計６セツトがあル、
そのはとんど°Ｊ−べてけ使用され更に不足の場合も多
い。従って割込み応答時にこれら多くの使用中レジスタ
セットを退避、ｊｆｆｌ帰させる必要性が生じるため、
本来の「１的である、処理に対する高速の応答が大きく
妨げられる。例えば、比較的高速のマイクロコンビコー
タでもレセットの場合は退避動作だけの最低１８μｓは
本来の割込み処理が待たされるという重大な欠点が生ず
る。またレジスタ退避のだめの十分なスタック領域が必
要であり更に割込み処理プログラムに必要な命令数が大
きくなるためにメモリの有効的利用が妨げられ、特に割
込み機能を多用する応用システムでは割込み応答の速度
がシステＪ・全体の効率に大きく影響するため上記欠点
による損失は著しい。
従って本発明の目的は、上記欠点をｊ）Ｔ消するため割
込み応答の高速化を計υ、応用システＪ・の能率を大き
く向上させることのできる１）ｖ報処理装置を提供する
ことであ石。
込み応答の高速化を計υ、応用システＪ・の能率を大き
く向上させることのできる１）ｖ報処理装置を提供する
ことであ石。
本発明による情報処理装ｆａｔま、第１の情報を処理中
に第２の情報を優先処理する割込み要求が発生したとき
、この割込み要求により処理中の第１の情報の処理内容
を使用中の第１のレジスタ群に保存すると共に前記第２
の情報の処理のため第２のレジスタ群を指定して切替え
、前記第２の情へ・１りの割込み処理が終了したとき、
この終了の信号によシ前記第１の情報の処理のため前記
第１のレジスタ群へ切替え復帰するよう制御する制御手
段と、この制御手段からの指示によ〃レジスタ群を選択
するレジスタ群選択手段と、前記第１の情報の処理の中
断及び復活並びに前記第２の情報の割込処理を実行する
処理手段とを含むことを特徴とする。
に第２の情報を優先処理する割込み要求が発生したとき
、この割込み要求により処理中の第１の情報の処理内容
を使用中の第１のレジスタ群に保存すると共に前記第２
の情報の処理のため第２のレジスタ群を指定して切替え
、前記第２の情へ・１りの割込み処理が終了したとき、
この終了の信号によシ前記第１の情報の処理のため前記
第１のレジスタ群へ切替え復帰するよう制御する制御手
段と、この制御手段からの指示によ〃レジスタ群を選択
するレジスタ群選択手段と、前記第１の情報の処理の中
断及び復活並びに前記第２の情報の割込処理を実行する
処理手段とを含むことを特徴とする。
次に本発明の一実施例について８Ｆへ１図を参照して説
明する。第１図は本発明の一実ノｊｆｉｉ例を示すブロ
ック図である。符号１はプログラノ・が記述しであるプ
ログラムメモリ部、符・号２は演η、用レジスタや演算
制御回路を含み情報の処理の中断、復活及び割込処理を
実行する処理手段を備える処理部、符号３はレジスタ群
であるレジスタバンク部、符号４は割込み制御を行う割
込み制御回路、また符号５は内部に現在選択されている
レジスタバンクを記憶するレジスタバンク部・１ンタ４
・有し、１ポインタを制御することにより処理部２が使
用するレジスタバンクを選択することができるレジスタ
群選択手段を備えるレジスタバンク部・１７２回路であ
る。割込み制御回路４が処理部２およびＡＮＤ回路Ａ
−、Ｉ、 Ａ −２を経てレジスタバンクポインタ回路
５と接続されて割込み要求に対する制御手段を１！１ヴ
じる。
明する。第１図は本発明の一実ノｊｆｉｉ例を示すブロ
ック図である。符号１はプログラノ・が記述しであるプ
ログラムメモリ部、符・号２は演η、用レジスタや演算
制御回路を含み情報の処理の中断、復活及び割込処理を
実行する処理手段を備える処理部、符号３はレジスタ群
であるレジスタバンク部、符号４は割込み制御を行う割
込み制御回路、また符号５は内部に現在選択されている
レジスタバンクを記憶するレジスタバンク部・１ンタ４
・有し、１ポインタを制御することにより処理部２が使
用するレジスタバンクを選択することができるレジスタ
群選択手段を備えるレジスタバンク部・１７２回路であ
る。割込み制御回路４が処理部２およびＡＮＤ回路Ａ
−、Ｉ、 Ａ −２を経てレジスタバンクポインタ回路
５と接続されて割込み要求に対する制御手段を１！１ヴ
じる。
プログラムの実行を行う処理部２にはレジスタバンクポ
インタ回路５からのレジスタバンク？Ｊ 替信号ＳＥＬ
几Ｂが、また割込み制御回路４からは割込み処理要求信
号Ｖ Ｅ ＣＴ Ｏ几が入力される。更に処理部２から
は割込み処理終了を示す信号几ＥＴＩが、割込み制御回
路４に出力され、プログシムメモリ部ＩＫは命令実行の
ための制御線が、またレジスタバンク部にはレジスタバ
ンクのアクセスを行うための制御線が接続さＩｚている
。割込み割印１１回路４には割込み要求信号ＩＱＴＯ，
ｌＮＴｉが入力され、出力として割込み受伺信号ＡＣＫ
がＡＮＤ回路Ａ−１の一方の入力端に、また割込み処理
終了信号ＥＮＤがアンド回路Ａ−２の一方の入力端にそ
れぞれ接続されでいる。アンド回路Ａ〜ｌ、Ａ−２のそ
れぞれ一方の入力端にはレジスタバンクポインタ回路５
の制御を行うためのイネーブルイロ号・が接続されアン
ド回路Ａ−１，Ａ、−２の出力な」、それぞれレジスタ
バンクポインタ回路５を制御するインクリメント信号Ｉ
ＮＣ、デクリタンｌ−信号１） Ｅ Ｃとしてレジスタ
パンクポインタ回路５に接続されている。またレジスタ
バンクポインタ回路５には命令によるレジスタバンク切
替のための制Ｉｆ 線’り 接続さ！ビＣいる。レジス
タバンクボ・ｒンタ回路５けアンド回ＭＡ −１、Ａ
−２の出ノＪ及びレジスタバンク０）替命令によるｆｌ
ｔｌ掃１１１紗の出ノＪにょシ、レジスメパンク１．Ｈ
１１替信号ＳＥＪ、几Ｂの出力を決定する。
インタ回路５からのレジスタバンク？Ｊ 替信号ＳＥＬ
几Ｂが、また割込み制御回路４からは割込み処理要求信
号Ｖ Ｅ ＣＴ Ｏ几が入力される。更に処理部２から
は割込み処理終了を示す信号几ＥＴＩが、割込み制御回
路４に出力され、プログシムメモリ部ＩＫは命令実行の
ための制御線が、またレジスタバンク部にはレジスタバ
ンクのアクセスを行うための制御線が接続さＩｚている
。割込み割印１１回路４には割込み要求信号ＩＱＴＯ，
ｌＮＴｉが入力され、出力として割込み受伺信号ＡＣＫ
がＡＮＤ回路Ａ−１の一方の入力端に、また割込み処理
終了信号ＥＮＤがアンド回路Ａ−２の一方の入力端にそ
れぞれ接続されでいる。アンド回路Ａ〜ｌ、Ａ−２のそ
れぞれ一方の入力端にはレジスタバンクポインタ回路５
の制御を行うためのイネーブルイロ号・が接続されアン
ド回路Ａ−１，Ａ、−２の出力な」、それぞれレジスタ
バンクポインタ回路５を制御するインクリメント信号Ｉ
ＮＣ、デクリタンｌ−信号１） Ｅ Ｃとしてレジスタ
パンクポインタ回路５に接続されている。またレジスタ
バンクポインタ回路５には命令によるレジスタバンク切
替のための制Ｉｆ 線’り 接続さ！ビＣいる。レジス
タバンクボ・ｒンタ回路５けアンド回ＭＡ −１、Ａ
−２の出ノＪ及びレジスタバンク０）替命令によるｆｌ
ｔｌ掃１１１紗の出ノＪにょシ、レジスメパンク１．Ｈ
１１替信号ＳＥＪ、几Ｂの出力を決定する。
上記回路構成に主力割込み応答を順を追って説明する。
処理部２はレジスタバンクポインタ回路５の内部にある
レジスタバンクポインタにょｂＪ’ｒｔ定されるレジス
タバンクのレジスタ’を用いてプログラムの実行を行う
。したがってレジスタバンクポインタを操作することに
ょシレジスタパ／りを白目３に切０えること７ＪＩでき
る。
レジスタバンクポインタにょｂＪ’ｒｔ定されるレジス
タバンクのレジスタ’を用いてプログラムの実行を行う
。したがってレジスタバンクポインタを操作することに
ょシレジスタパ／りを白目３に切０えること７ＪＩでき
る。
ここで割込み要求信・■、例えばＩ ＩＸＪ’１１”
い発生ずるとフｊす込み：ｌ７１Ｊ御回ｊ３４ ＆、ｉ
’ Ｊ９！ ；Ｔ！ｌ！γ５１ｓ２に対しｙｌり込みり
Ｌ ｌｑｉ 要求信−号Ｖ Ｅ ＣＴ Ｏ几を出力する
とともにｌ１ｉＵ込み受伺（ｉ−１’ｔ Ａ ＣＫ ヲ
ハイレベルとする。この時・イネーブル信号カハイレベ
ルとなっていると、レジスタバンクポインタ回路５に対
し、レジスタバンクボ・ｒンタをＩｔ １７′増やすイ
ンクリメント信号ＩＮｃがアンド回路人−１を通し出力
さｔＬる。これによシレジスタバンクポインタ回路５は
レジスタバンクポインタをｌ″増やすが、この動作は割
込み処理プログラムに分岐する前に容易に実行すること
ができる。
い発生ずるとフｊす込み：ｌ７１Ｊ御回ｊ３４ ＆、ｉ
’ Ｊ９！ ；Ｔ！ｌ！γ５１ｓ２に対しｙｌり込みり
Ｌ ｌｑｉ 要求信−号Ｖ Ｅ ＣＴ Ｏ几を出力する
とともにｌ１ｉＵ込み受伺（ｉ−１’ｔ Ａ ＣＫ ヲ
ハイレベルとする。この時・イネーブル信号カハイレベ
ルとなっていると、レジスタバンクポインタ回路５に対
し、レジスタバンクボ・ｒンタをＩｔ １７′増やすイ
ンクリメント信号ＩＮｃがアンド回路人−１を通し出力
さｔＬる。これによシレジスタバンクポインタ回路５は
レジスタバンクポインタをｌ″増やすが、この動作は割
込み処理プログラムに分岐する前に容易に実行すること
ができる。
従って割込み処理プログラブ、の先頭番地に分岐した時
にはレジスタバンクが切替わっている／ヒめ従来必要と
したレジスタ退避命令を全く行うことなしに本来の割込
み処理を行うことが可能となる。
にはレジスタバンクが切替わっている／ヒめ従来必要と
したレジスタ退避命令を全く行うことなしに本来の割込
み処理を行うことが可能となる。
これによυ非常な高速で割込み応答を行うことができる
。割込み処理を終了すると処理部２から割込み処理終了
を示ず１ｔＥＴＩ信号が割込み制御回路４へ出力され、
−り一社によ９割込み処理終了イｈ号ＥＮＤがハイレベ
ルとなり、アンド回路Ａ−２を通してレジスタバンクポ
インタ回路５に対しレジスタバンクボイ！２／夕を１″
減するデクリメント信号ＤＥＣを寿えるのでレジスタバ
ンクは主ルーチンで使用していたバンクに０２帰される
。こ扛らの動作は割込み処理ブロク２ムから復帰する間
に容易に実行可能であるので、処理部２はレジスフ復帰
に関する命令を何ら行うことなしに主ルーチンに復帰し
正常なプログジノ、の再開を保証することができる。更
に／ｌ＝か殊な用途として、割込み処理ルーチンでも主
ルーチンと同じレジスタバンクを用いるような場合には
、イネーブル信号を１コウレベルとしておくこと釦よシ
目的を達することができる。
。割込み処理を終了すると処理部２から割込み処理終了
を示ず１ｔＥＴＩ信号が割込み制御回路４へ出力され、
−り一社によ９割込み処理終了イｈ号ＥＮＤがハイレベ
ルとなり、アンド回路Ａ−２を通してレジスタバンクポ
インタ回路５に対しレジスタバンクボイ！２／夕を１″
減するデクリメント信号ＤＥＣを寿えるのでレジスタバ
ンクは主ルーチンで使用していたバンクに０２帰される
。こ扛らの動作は割込み処理ブロク２ムから復帰する間
に容易に実行可能であるので、処理部２はレジスフ復帰
に関する命令を何ら行うことなしに主ルーチンに復帰し
正常なプログジノ、の再開を保証することができる。更
に／ｌ＝か殊な用途として、割込み処理ルーチンでも主
ルーチンと同じレジスタバンクを用いるような場合には
、イネーブル信号を１コウレベルとしておくこと釦よシ
目的を達することができる。
次に本実施例のレジスタバンクポインタの動きに注目し
、第２図を用いて説明する。第２図は本発明の一実施例
Ｖζおけるレジスタバンクポインタの動きを説明する）
こめのレジスタバンクセットの構成イ１（℃要図である
。レジスタバンク０を選択しているときに割込みが発生
すると割込み処理プログラム１に分岐しレジスタバンク
ポインタがゝ゛１″増やされてレジスタ退避命令を選択
する。割込み処理プログラムエト、しレジスタバンク］
を用いて行ガうためレジスタバンク０のデータは完全に
保護される。レジスタバンク１を用いて処理１７ている
間更に第２の割込みが発生しネスティングしても同様に
レジスタバンクポインタがｂ Ｌ／ ’） 、’（夕／（ンク２を用いて割込み処理プ
ログラム２を行うためにすべてのデ〜りは保護される。
、第２図を用いて説明する。第２図は本発明の一実施例
Ｖζおけるレジスタバンクポインタの動きを説明する）
こめのレジスタバンクセットの構成イ１（℃要図である
。レジスタバンク０を選択しているときに割込みが発生
すると割込み処理プログラム１に分岐しレジスタバンク
ポインタがゝ゛１″増やされてレジスタ退避命令を選択
する。割込み処理プログラムエト、しレジスタバンク］
を用いて行ガうためレジスタバンク０のデータは完全に
保護される。レジスタバンク１を用いて処理１７ている
間更に第２の割込みが発生しネスティングしても同様に
レジスタバンクポインタがｂ Ｌ／ ’） 、’（夕／（ンク２を用いて割込み処理プ
ログラム２を行うためにすべてのデ〜りは保護される。
割込み処理プログラム２が終了するとレジスタバンクポ
インタが工”減ぜられレジスタバンク１を復帰して割込
み処理プログ２〕、ｌを継続し実行する。以下同様に、
命令釦よるレジスタの退避、復帰を全く行９ことなしに
正常にプログラム処理を行ない主ルーチン′までリター
ンすることができる。
インタが工”減ぜられレジスタバンク１を復帰して割込
み処理プログ２〕、ｌを継続し実行する。以下同様に、
命令釦よるレジスタの退避、復帰を全く行９ことなしに
正常にプログラム処理を行ない主ルーチン′までリター
ンすることができる。
以上説明したように本発明により、レジスタバンク切替
方式を用い割込み処理時のレジスタの退避、復帰命令を
団・除することにより高速の割込み応答を行ない応用シ
ステムの能率を向上させることができるという効果がイ
Ｍられる。
方式を用い割込み処理時のレジスタの退避、復帰命令を
団・除することにより高速の割込み応答を行ない応用シ
ステムの能率を向上させることができるという効果がイ
Ｍられる。
第１図は本発１，１すの情報処理装置におりるｌ／レジ
スタンク選択に関する一実施例を示す系統ブロック図、
第２図は第１図におけるレジスタバンクポインタの動き
を１況明するためのレジスタバンクセットの構成概略図
である。 ｌ・・・・・・プログジノ・メモリ部、２・・・・・・
処Ｊす１γ１５、３・・・・・・レジスフバンク部、４
・・団・割込み制御回路、５・・・・・・レジスタバン
クポインタ回路、Ａ−１、Ａ−２・・・・・・アンド回
路。 第２図
スタンク選択に関する一実施例を示す系統ブロック図、
第２図は第１図におけるレジスタバンクポインタの動き
を１況明するためのレジスタバンクセットの構成概略図
である。 ｌ・・・・・・プログジノ・メモリ部、２・・・・・・
処Ｊす１γ１５、３・・・・・・レジスフバンク部、４
・・団・割込み制御回路、５・・・・・・レジスタバン
クポインタ回路、Ａ−１、Ａ−２・・・・・・アンド回
路。 第２図
Claims (1)
- 第１の情報を処理中に第２の情報を優先処理する割込み
要求が発生したとき、この割込み要求によシ処理中の第
１の消和の処理内容を防用中のか１のレジスタ群に保存
すると共にＩｉ”Ｊ Ｔｉｉ：第２の情報の処理のため
第２のレジスタ群を指定して切替え、前記第２の情報の
割込み処理が終了し／Ｃ，とき、この終了の信号によυ
前記第１の情報の処理のため前記第１のレジスタ群へ切
替え復シ（１）するよう制御する制御手段と、この制御
手段からの指示にユニフレジス２群を選択するレジスタ
７Ｉ′ｌ：選択手段と、前記第１の情報の処理の中断及
び復活Ｍｐびに前ｔｌｌ’３ ＃ｌ） ２の情報の割込
処理を実行する処Ｍ１！乎段とを含むことを特徴とする
情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14449382A JPS5933558A (ja) | 1982-08-19 | 1982-08-19 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14449382A JPS5933558A (ja) | 1982-08-19 | 1982-08-19 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5933558A true JPS5933558A (ja) | 1984-02-23 |
Family
ID=15363616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14449382A Pending JPS5933558A (ja) | 1982-08-19 | 1982-08-19 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5933558A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61127037A (ja) * | 1984-11-26 | 1986-06-14 | Nec Corp | デ−タ処理装置 |
| JPH06180653A (ja) * | 1992-10-02 | 1994-06-28 | Hudson Soft Co Ltd | 割り込み処理方法および装置 |
| JPH0954697A (ja) * | 1995-08-16 | 1997-02-25 | Nec Ic Microcomput Syst Ltd | マイクロプロセッサ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5576448A (en) * | 1978-12-05 | 1980-06-09 | Nippon Telegr & Teleph Corp <Ntt> | Multi-group register control system |
-
1982
- 1982-08-19 JP JP14449382A patent/JPS5933558A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5576448A (en) * | 1978-12-05 | 1980-06-09 | Nippon Telegr & Teleph Corp <Ntt> | Multi-group register control system |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61127037A (ja) * | 1984-11-26 | 1986-06-14 | Nec Corp | デ−タ処理装置 |
| JPH06180653A (ja) * | 1992-10-02 | 1994-06-28 | Hudson Soft Co Ltd | 割り込み処理方法および装置 |
| EP0593154A3 (en) * | 1992-10-02 | 1995-01-04 | Hudson Soft Co Ltd | Interrupt processing method and apparatus. |
| US5530873A (en) * | 1992-10-02 | 1996-06-25 | Hudson Soft Co. Ltd. | Method and apparatus for processing interruption |
| JPH0954697A (ja) * | 1995-08-16 | 1997-02-25 | Nec Ic Microcomput Syst Ltd | マイクロプロセッサ |
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