JPH065866A - 半導体デバイス及びその製造方法 - Google Patents
半導体デバイス及びその製造方法Info
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- JPH065866A JPH065866A JP3067634A JP6763491A JPH065866A JP H065866 A JPH065866 A JP H065866A JP 3067634 A JP3067634 A JP 3067634A JP 6763491 A JP6763491 A JP 6763491A JP H065866 A JPH065866 A JP H065866A
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- JP
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- layer
- substrate
- chip
- conductivity type
- epitaxial layer
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/111—Field plates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/01—Manufacture or treatment
- H10D12/031—Manufacture or treatment of IGBTs
- H10D12/032—Manufacture or treatment of IGBTs of vertical IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/141—Anode or cathode regions of thyristors; Collector or emitter regions of gated bipolar-mode devices, e.g. of IGBTs
- H10D62/142—Anode regions of thyristors or collector regions of gated bipolar-mode devices
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Die Bonding (AREA)
- Electronic Switches (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 IGBT（絶縁ゲートバイポーラトランジスタ）
の逆方向降伏電圧を高める。 【構成】 基板とその上のエピタキシャル層との間の陽
極接合１１の縁部を上方に立上げてチップ表面にて終端
させ、この終端部に不活性層を被着し、さらにこの層の
上に電界プレートを被着したことを特徴としている。
の逆方向降伏電圧を高める。 【構成】 基板とその上のエピタキシャル層との間の陽
極接合１１の縁部を上方に立上げてチップ表面にて終端
させ、この終端部に不活性層を被着し、さらにこの層の
上に電界プレートを被着したことを特徴としている。
Description
【０００１】
【産業上の利用分野】本発明は陽極接合の逆方向降伏電
圧が高い伝導度変調型のMOS パワーデバイス、即ち絶縁
ゲートバイポーラトランジスタ(IGBT)として既知の半導
体デバイスに関するものである。
圧が高い伝導度変調型のMOS パワーデバイス、即ち絶縁
ゲートバイポーラトランジスタ(IGBT)として既知の半導
体デバイスに関するものである。
【０００２】
【従来の技術】図１に代表的な構成例を示してある従来
の技術レベルにより得られるIGBTデバイスでは、陽極接
合の逆方向降伏電圧が極めて制限され、特に約５Ｖ以下
である。陽極接合（基板とその上にあるエピタキシャル
層との間の接合）の縁部は、チップの切断後このチップ
の側縁部に位置する。従って、陽極接合の縁部は何等不
活性化されず、電界値を下げる（電界プレート、ベベル
構成等の）構造が採られていないために斯かる接合の降
伏電圧は極めて低い。
の技術レベルにより得られるIGBTデバイスでは、陽極接
合の逆方向降伏電圧が極めて制限され、特に約５Ｖ以下
である。陽極接合（基板とその上にあるエピタキシャル
層との間の接合）の縁部は、チップの切断後このチップ
の側縁部に位置する。従って、陽極接合の縁部は何等不
活性化されず、電界値を下げる（電界プレート、ベベル
構成等の）構造が採られていないために斯かる接合の降
伏電圧は極めて低い。
【０００３】上記降伏電圧を高める解決策として、バイ
ポーラパワートランジスタのコレクタ‐ベース接合につ
いてイタリア国特許第1,202,311 号及びこれに対応する
米国特許第4,805,004 号（これらの特許の図４をここで
も図２に再現してある）に開示されている方法に似てい
る不活性化法を採用することができた。この方法はメサ
構造に似ている構造のものを用いるが、化学的にトレン
チした周辺チャネルの代わりに基板と同じ導電形の深い
拡散領域(51)を必要とする。このタイプの構造はエピタ
キシャル層の厚さが厚い高圧IGBTデバイスには用いるこ
とができない。その理由は、基板に達するような極めて
深い拡散領域を実現するには数日間に及ぶような極めて
長い拡散時間を必要とするため製造コストが高くなるか
らである。
ポーラパワートランジスタのコレクタ‐ベース接合につ
いてイタリア国特許第1,202,311 号及びこれに対応する
米国特許第4,805,004 号（これらの特許の図４をここで
も図２に再現してある）に開示されている方法に似てい
る不活性化法を採用することができた。この方法はメサ
構造に似ている構造のものを用いるが、化学的にトレン
チした周辺チャネルの代わりに基板と同じ導電形の深い
拡散領域(51)を必要とする。このタイプの構造はエピタ
キシャル層の厚さが厚い高圧IGBTデバイスには用いるこ
とができない。その理由は、基板に達するような極めて
深い拡散領域を実現するには数日間に及ぶような極めて
長い拡散時間を必要とするため製造コストが高くなるか
らである。
【０００４】他の解決策として、チップの全周に充分深
くトレンチを堀り、陽極接合を覆わずに、この陽極接合
面を誘電物質、例えばガラスで不活性化するようにして
メサ技法によりデバイスを得ることもできる。この解決
法は前述した両特許の図１に示され、ここでも図３に再
現してあるメサトランジスタのコレクタ‐ベース接合に
用いられる不活性化法に似ているが、不活性含有異物
（例えばガラスの場合における移動するＮＡ+ ，Ｋ+ 等
のイオン）に用いる物質は制御するのが困難であり、従
って製造工程の再現性及び製造されるデバイスの信頼度
を損なうと云う欠点がある。
くトレンチを堀り、陽極接合を覆わずに、この陽極接合
面を誘電物質、例えばガラスで不活性化するようにして
メサ技法によりデバイスを得ることもできる。この解決
法は前述した両特許の図１に示され、ここでも図３に再
現してあるメサトランジスタのコレクタ‐ベース接合に
用いられる不活性化法に似ているが、不活性含有異物
（例えばガラスの場合における移動するＮＡ+ ，Ｋ+ 等
のイオン）に用いる物質は制御するのが困難であり、従
って製造工程の再現性及び製造されるデバイスの信頼度
を損なうと云う欠点がある。
【０００５】
【発明が解決しようとする課題】本発明の目的は上述し
た欠点を除去し、陽極接合の逆方向降伏電圧がデバイス
のＢＶdss （ドレイン‐ソースを短絡したゲート降伏電
圧）に匹敵し得る程に高いIGBT半導体デバイスを提供す
ることにある。
た欠点を除去し、陽極接合の逆方向降伏電圧がデバイス
のＢＶdss （ドレイン‐ソースを短絡したゲート降伏電
圧）に匹敵し得る程に高いIGBT半導体デバイスを提供す
ることにある。
【０００６】
【課題を解決するための手段】本発明は、第１導電形の
基板と、該基板上に反対導電形のエピタキシャル層とを
具えているチップ内に形成され、前記基板とエピタキシ
ャル層とが陽極接合を構成する絶縁ゲートバイポーラト
ランジスタ型の半導体デバイスにおいて、前記チップの
周辺部に沿ってトップ‐ボトム側部隔離領域が形成さ
れ、前記陽極接合の側部が上方にはね返り、チップの表
面領域にて終端し、該終端個所にSiO2層及びデバイスの
電界プレートを構成する金属層を順次被覆するようにし
たことを特徴とする。
基板と、該基板上に反対導電形のエピタキシャル層とを
具えているチップ内に形成され、前記基板とエピタキシ
ャル層とが陽極接合を構成する絶縁ゲートバイポーラト
ランジスタ型の半導体デバイスにおいて、前記チップの
周辺部に沿ってトップ‐ボトム側部隔離領域が形成さ
れ、前記陽極接合の側部が上方にはね返り、チップの表
面領域にて終端し、該終端個所にSiO2層及びデバイスの
電界プレートを構成する金属層を順次被覆するようにし
たことを特徴とする。
【０００７】さらに図面につき本発明を説明するに、図
１は絶縁ゲート形バイポーラトランジスタ(IGBT)デバイ
スの従来構造の一例を示したものであり、ここにａはソ
ース領域に対する金属、ｂはP-Vapox （商標名）誘電体
製の中間層、ｃはポリシリコン製のゲート給電用金属、
ｄはソース金属に接続した電界プレート、ｅは等電位リ
ング(EQR) の金属、ｆはP-Vapox 不活性層、ｇはチップ
切断ライン、ｌはチャネルストッパ、ｑはゲートポリシ
リコン、ｓは深い領域、ｈはポリシリコンの電界プレー
ト、ｉはSiO2熱酸化物、ｒは陽極接合、ｍはドレイン金
属である。図１はチップの切断後に陽極接合ｒの縁部が
チップの側縁にどのように位置するのかを示している。
１は絶縁ゲート形バイポーラトランジスタ(IGBT)デバイ
スの従来構造の一例を示したものであり、ここにａはソ
ース領域に対する金属、ｂはP-Vapox （商標名）誘電体
製の中間層、ｃはポリシリコン製のゲート給電用金属、
ｄはソース金属に接続した電界プレート、ｅは等電位リ
ング(EQR) の金属、ｆはP-Vapox 不活性層、ｇはチップ
切断ライン、ｌはチャネルストッパ、ｑはゲートポリシ
リコン、ｓは深い領域、ｈはポリシリコンの電界プレー
ト、ｉはSiO2熱酸化物、ｒは陽極接合、ｍはドレイン金
属である。図１はチップの切断後に陽極接合ｒの縁部が
チップの側縁にどのように位置するのかを示している。
【０００８】
【実施例】本発明によるＮチャネルMOS デバイスの製造
工程を図4a〜図4dにつき説明するに、このデバイスは順
次つぎのような工程段を経て形成する。 １．Ｐ++の単結晶シリコンの基板１の上に、この基板と
同じ導電形ではあるが、固有抵抗値が基板のそれよりも
遥かに高いシリコンの薄層（10μm ) ２をエピタキシャ
ル成長させる（図4a) 。 ２．シリコンを熱酸化処理する（図4aにはこの工程段に
て形成したSiO2層をつぎの工程段３でのホトエッチング
により側部を除去したSiO2層３を示してある）。 ３．チップの全周にわたるサイドフレーム４に沿ってSi
O2の酸化物層３を除去するためにホトエッチングし、つ
いでサイドフレーム４にホウ素を（２×1014原子／cm2
の量で、80KeV の注入エネルギーで) 注入する（図4a)
。 ４．前記注入ホウ素を拡散させて、領域５を形成し、つ
いで表面酸化物層３を除去する（図4b) 。 ５．リンをドープしたシリコン層６（Ｎ-)を新規にエピ
タキシャル成長させる。このシリコン層６の固有抵抗値
及び厚さは、得ようとするデバイスの電圧ＢＶdss （ド
レイン‐ソース短絡ゲート降伏電圧）によって決定され
る。この工程中に基板１におけるホウ素の外方拡散によ
り低ドープエピタキシャル層２が基板と均等化して、エ
ピタキシャル層は消失してしまい、さらに上記新規のエ
ピタキシャル成長工程中にはホウ素を注入して拡散させ
た側部領域５も上方へと拡散する（図4c) 。 ６．シリコンを熱酸化処理する（図4cのSiO2層７）。 ７．ついでSiO2層７の側部をホトエッチングしてから、
以前のフレーム４に完全に対応する位置のフレーム８に
ホウ素を（６×1015原子/cm2の量で、80KeV の注入エネ
ルギーで) 注入する（図4c) 。 ８．前記注入ホウ素を酸化拡散処理する。この工程段の
終了時には、前記ホウ素を注入した個所が拡散して、こ
れが下側にある領域５と一緒になって所謂トップ‐ボト
ム（頂部‐底部）隔離するようにする（図4d) 。 ９．上述した工程はいずれも従来の技術水準に基づくパ
ワーMOS デバイスの製造方法に関連し、本発明により得
られるデバイスの構造を図５に示してあり、ここに図１
における部分と同じ意味をもつものには同一符号を付し
て示してある。パワーMOS デバイスは図4dの２つのＰ+
サイドポケット５の内側に得られる。特に、本発明によ
るパワーMOS デバイスではＰ+ の深い領域10の形成過程
にて同時に得られるデバイス縁部におけるＰ+ 外側リン
グ９を上述したサイドポケット領域５と接続する。これ
がため、図５に示すように陽極接合11はチップの上側面
における厚いシリコン酸化物のSiO2層15の下側にて終端
する。
工程を図4a〜図4dにつき説明するに、このデバイスは順
次つぎのような工程段を経て形成する。 １．Ｐ++の単結晶シリコンの基板１の上に、この基板と
同じ導電形ではあるが、固有抵抗値が基板のそれよりも
遥かに高いシリコンの薄層（10μm ) ２をエピタキシャ
ル成長させる（図4a) 。 ２．シリコンを熱酸化処理する（図4aにはこの工程段に
て形成したSiO2層をつぎの工程段３でのホトエッチング
により側部を除去したSiO2層３を示してある）。 ３．チップの全周にわたるサイドフレーム４に沿ってSi
O2の酸化物層３を除去するためにホトエッチングし、つ
いでサイドフレーム４にホウ素を（２×1014原子／cm2
の量で、80KeV の注入エネルギーで) 注入する（図4a)
。 ４．前記注入ホウ素を拡散させて、領域５を形成し、つ
いで表面酸化物層３を除去する（図4b) 。 ５．リンをドープしたシリコン層６（Ｎ-)を新規にエピ
タキシャル成長させる。このシリコン層６の固有抵抗値
及び厚さは、得ようとするデバイスの電圧ＢＶdss （ド
レイン‐ソース短絡ゲート降伏電圧）によって決定され
る。この工程中に基板１におけるホウ素の外方拡散によ
り低ドープエピタキシャル層２が基板と均等化して、エ
ピタキシャル層は消失してしまい、さらに上記新規のエ
ピタキシャル成長工程中にはホウ素を注入して拡散させ
た側部領域５も上方へと拡散する（図4c) 。 ６．シリコンを熱酸化処理する（図4cのSiO2層７）。 ７．ついでSiO2層７の側部をホトエッチングしてから、
以前のフレーム４に完全に対応する位置のフレーム８に
ホウ素を（６×1015原子/cm2の量で、80KeV の注入エネ
ルギーで) 注入する（図4c) 。 ８．前記注入ホウ素を酸化拡散処理する。この工程段の
終了時には、前記ホウ素を注入した個所が拡散して、こ
れが下側にある領域５と一緒になって所謂トップ‐ボト
ム（頂部‐底部）隔離するようにする（図4d) 。 ９．上述した工程はいずれも従来の技術水準に基づくパ
ワーMOS デバイスの製造方法に関連し、本発明により得
られるデバイスの構造を図５に示してあり、ここに図１
における部分と同じ意味をもつものには同一符号を付し
て示してある。パワーMOS デバイスは図4dの２つのＰ+
サイドポケット５の内側に得られる。特に、本発明によ
るパワーMOS デバイスではＰ+ の深い領域10の形成過程
にて同時に得られるデバイス縁部におけるＰ+ 外側リン
グ９を上述したサイドポケット領域５と接続する。これ
がため、図５に示すように陽極接合11はチップの上側面
における厚いシリコン酸化物のSiO2層15の下側にて終端
する。
【０００９】全ての熱処理の終了時には、ドパント濃度
がエピタキシャル層６の濃度よりも遥かに高いホウ素が
注入され、且つ拡散された領域（トップ‐ボトム隔離ポ
ケット５）が得られる。このポケット領域は、チップの
縁部に基板と同じタイプの接合を形成して、空乏層領域
がドープ濃度の低いＮ‐エピタキシャル層内に殆ど専ら
広がるようにするためにも必要である。上述したような
製造方法を採用することにより、逆方向降伏電圧が約60
0 Ｖのデバイスを得ることができた。さらに高い（1200
Ｖまでの）逆方向降伏電圧を有するデバイスを得たい場
合には、前述した作業工程８と９との間につぎの工程を
導入することにより作業順序を変更させる。即ち、図4d
から出発し、図4cの場合と同じ新規のホトエッチング処
理を行い、ついでサイドフレーム12にホウ素を注入して
（図4e) 、非酸化拡散し、酸化物層を除去し、新規にエ
ピタキシャル層13を成長させてから酸化処理する（図4
f)。
がエピタキシャル層６の濃度よりも遥かに高いホウ素が
注入され、且つ拡散された領域（トップ‐ボトム隔離ポ
ケット５）が得られる。このポケット領域は、チップの
縁部に基板と同じタイプの接合を形成して、空乏層領域
がドープ濃度の低いＮ‐エピタキシャル層内に殆ど専ら
広がるようにするためにも必要である。上述したような
製造方法を採用することにより、逆方向降伏電圧が約60
0 Ｖのデバイスを得ることができた。さらに高い（1200
Ｖまでの）逆方向降伏電圧を有するデバイスを得たい場
合には、前述した作業工程８と９との間につぎの工程を
導入することにより作業順序を変更させる。即ち、図4d
から出発し、図4cの場合と同じ新規のホトエッチング処
理を行い、ついでサイドフレーム12にホウ素を注入して
（図4e) 、非酸化拡散し、酸化物層を除去し、新規にエ
ピタキシャル層13を成長させてから酸化処理する（図4
f)。
【００１０】Ｎ+ バッファ層を有するさらに強力な、即
ち（例えば、欧州特許出願第89200717.0号に記載されて
いるような) ラッチ‐アップ電流が高いデバイスを製造
したい場合に、本発明によれば図５に示した陽極接合を
２つの高度にドープした領域、即ちＰ++形の基板21とＮ
+ 形バッファ層22（下記に説明する図6d参照) とで作る
ために逆電圧が非常に低い(50V程度の) デバイスを得る
ことができる。臨界的な電界強度、従ってドパント濃度
の関数である降伏電圧は著しく降下する。この場合に
は、前述した工程２（図4aのシリコンの熱酸化処理) の
後にホトエッチング処理してからアンチモン又はヒ素の
注入と酸化拡散処理をし（図６ａ0)、次いで図6a〜6dに
再現される図4a〜4dの工程を順次行う。
ち（例えば、欧州特許出願第89200717.0号に記載されて
いるような) ラッチ‐アップ電流が高いデバイスを製造
したい場合に、本発明によれば図５に示した陽極接合を
２つの高度にドープした領域、即ちＰ++形の基板21とＮ
+ 形バッファ層22（下記に説明する図6d参照) とで作る
ために逆電圧が非常に低い(50V程度の) デバイスを得る
ことができる。臨界的な電界強度、従ってドパント濃度
の関数である降伏電圧は著しく降下する。この場合に
は、前述した工程２（図4aのシリコンの熱酸化処理) の
後にホトエッチング処理してからアンチモン又はヒ素の
注入と酸化拡散処理をし（図６ａ0)、次いで図6a〜6dに
再現される図4a〜4dの工程を順次行う。
【００１１】以上、上述した３つのいずれの例でもチッ
プの縁部における陽極接合は上方に向けられて表面にて
終端しており、得られるデバイスはほぼ図５の構造とな
るように完成される。特にシリコン酸化物層15を陽極接
合の終端部に熱堆積し、ついでその上にアルミニウム膜
16を堆積し、このアルミニウム膜の外周部分はＰ+ リン
グ領域９、即ちＰ+ トップ・ボトムポケット５における
シリコンに接触させ、内側部分は酸化物層15の上に位置
させる。
プの縁部における陽極接合は上方に向けられて表面にて
終端しており、得られるデバイスはほぼ図５の構造とな
るように完成される。特にシリコン酸化物層15を陽極接
合の終端部に熱堆積し、ついでその上にアルミニウム膜
16を堆積し、このアルミニウム膜の外周部分はＰ+ リン
グ領域９、即ちＰ+ トップ・ボトムポケット５における
シリコンに接触させ、内側部分は酸化物層15の上に位置
させる。
【００１２】斯かるアルミニウム膜は電界プレートとし
て作用し、即ちこれはＮ- エピタキシャル層の内側の電
界線を広げる。図５はIGBTデバイスの縁部に電界プレー
トを如何様に設けてデバイスを完成させるのかも示して
いる。
て作用し、即ちこれはＮ- エピタキシャル層の内側の電
界線を広げる。図５はIGBTデバイスの縁部に電界プレー
トを如何様に設けてデバイスを完成させるのかも示して
いる。
【００１３】本発明をＮチャネルIGBTデバイスにつき説
明したが、本発明は前述した３つの形態でＰチャネルIG
BTデバイスを製造するのにも適用し得ることは明らかで
ある。
明したが、本発明は前述した３つの形態でＰチャネルIG
BTデバイスを製造するのにも適用し得ることは明らかで
ある。
【図１】従来構造のIGBTデバイスの一例を示す説明図で
ある。
ある。
【図２】バイポーラパワートランジスタのコレクタ‐ベ
ース接合に対する従来の不活性化法を示す説明図であ
る。
ース接合に対する従来の不活性化法を示す説明図であ
る。
【図３】バイポーラパワートランジスタのコレクタ‐ベ
ース接合に対する従来の不活性化法の他の例を示す説明
図である。
ース接合に対する従来の不活性化法の他の例を示す説明
図である。
【図４】ａは本発明によるデバイスの１つの製造工程段
における説明図である。ｂは本発明によるデバイスのつ
ぎの製造工程段における説明図である。ｃは本発明によ
るデバイスのさらにつぎの製造工程段における説明図で
ある。ｄは本発明によるデバイスのつぎの製造工程段に
おける説明図である。ｅは図4a〜図4dの工程の一変形例
を示す説明図である。ｆは図4a〜図4dの工程の他の変形
例を示す説明図である。
における説明図である。ｂは本発明によるデバイスのつ
ぎの製造工程段における説明図である。ｃは本発明によ
るデバイスのさらにつぎの製造工程段における説明図で
ある。ｄは本発明によるデバイスのつぎの製造工程段に
おける説明図である。ｅは図4a〜図4dの工程の一変形例
を示す説明図である。ｆは図4a〜図4dの工程の他の変形
例を示す説明図である。
【図５】本発明によるデバイスの構成を示す説明図であ
る。
る。
【図６】a0は本発明によるデバイスの第２の製造方法に
よる第１製造工程段における説明図である。ａは本発明
によりデバイスの第２の製造方法による第２製造工程段
における説明図である。ｂは本発明によるデバイスの第
２の製造方法による第３製造工程段における説明図であ
る。ｃは本発明によるデバイスの第２の製造方法による
第４製造工程段における説明図である。ｄは本発明によ
るデバイスの第２の製造方法による第５製造工程段にお
ける説明図である。
よる第１製造工程段における説明図である。ａは本発明
によりデバイスの第２の製造方法による第２製造工程段
における説明図である。ｂは本発明によるデバイスの第
２の製造方法による第３製造工程段における説明図であ
る。ｃは本発明によるデバイスの第２の製造方法による
第４製造工程段における説明図である。ｄは本発明によ
るデバイスの第２の製造方法による第５製造工程段にお
ける説明図である。
ａ ソース金属 ｂ 中間層 ｃ ポリシリコン製ゲート給電用金属 ｄ 電界プレート ｅ 等電位リング ｆ 不活性層 ｇ チップ切断ライン ｈ ポリシリコン電界プレート ｉ SiO2層 ｌ チャネルストッパ ｍ ドレイン金属 ｑ ゲートポリシリコン ｓ 深い拡散領域 １ 基板 ２ シリコンエピタキシャル層 ３ SiO2層 ４ サイドフレーム ５ 拡散領域 ６ リンをドープしたエピタキシャル層 ７ SiO2層 ８ サイドフレーム ９ リング領域 10 深い拡散領域 11 陽極接合 12 サイドフレーム 13 エピタキシャル成長層 15 SiO2層 16 Al層 21 基板 22 バッファ層
Claims (8)
- 【請求項１】 第１導電形の基板と、該基板上に反対導
電形のエピタキシャル層とを具えているチップ内に形成
され、前記基板とエピタキシャル層とが陽極接合を構成
する絶縁ゲートバイポーラトランジスタ型の半導体デバ
イスにおいて、前記チップの周辺部に沿ってトップ‐ボ
トム側部隔離領域（５）が形成され、前記陽極接合（1
1) の側部が上方にはね返り、チップの表面領域にて終
端し、該終端個所にSiO2層(15)及びデバイスの電界プレ
ートを構成する金属層を順次被覆するようにしたことを
特徴とする半導体デバイス。 - 【請求項２】 前記側部隔離領域（５）の頂部をリング
（９）状に広げたことを特徴とする請求項１の半導体デ
バイス。 - 【請求項３】 第１導電形の基板と、該基板上に反対導
電形のエピタキシャル層とを具えているチップ内に形成
され、前記基板とエピタキシャル層とが陽極接合を構成
し、前記チップが他にチップの周辺部に沿って、前記陽
極接合(11)の縁部が立上がり、該縁部が、後にSiO2層(1
5)と、デバイスの電界プレートを構成する金属層(16)と
で順次覆われるチップの表面領域にて終端するように形
成されるトップ‐ボトム側部隔離領域も具えている絶縁
ゲートバイポーラトランジスタ型の半導体デバイスを製
造する方法において、当該方法が順次つぎの工程、即
ち： １）基板と同じ導電形を有するも、固有抵抗値が基板の
それよりも遥かに高い薄い層（２）をエピタキシャル成
長する工程と； ２）前記エピタキシャル層（２）の表面を熱酸化処理す
る工程と； ３）前記エピタキシャル層（２）の表面上に形成した酸
化物層を前記チップ全周にわたるサイドフレーム（４）
に沿って除去するホトエッチング処理をし、ついで前記
サイドフレーム（４）に第１導電形のドパントを注入す
る工程と； ４）前記注入ドパントを拡散して側部領域（５）を形成
してから表面酸化物を除去する工程と； ５）第１導電形とは反対の導電形の層（６）を新規にエ
ピタキシャル成長させるのと同時に基板（１）のドパン
トを外方拡散させて基板（１）とエピタキシャル層
（２）とを均等にして、エピタキシャル層を消失させ、
且つ同時に側部領域（５）を上方に拡散させる工程と； ６）層（６）を表面熱酸化処理する工程と； ７）層（６）の表面に形成した酸化物層を前記チップ全
周にわたり、しかも前記フレーム（４）と完全に対応し
て位置するサイドフレーム（８）に沿って除去するホト
エッチング処理をし、ついで前記フレーム（８）に第１
導電形のドパントを注入する工程と； ８）前記最後に注入したドパントを酸化拡散処理して、
注入領域が、その下側にある領域（５）と結合して、単
一のトップ‐ボトム隔離領域（５）となるまで上記注入
領域を拡散させる工程； とを具えていることを特徴とする半導体デバイスの製造
方法。 - 【請求項４】 前記デバイスを既知の技術レベルに従っ
て側部隔離領域内に形成し、且つ前記新規のエピタキシ
ャル成長層（６）内に深い領域（10) を形成するのと同
時に、デバイス構体の縁部に前記側部隔離領域と再結合
する第１導電形の環状リング（９）を形成することを特
徴とする請求項３の製造方法。 - 【請求項５】 前記基板（１）をＰ++単結晶シリコンで
形成し、前記エピタキシャル層（２）を固有抵抗値の高
いＰ−シリコンで形成し、且つ前記工程３）の期間中に
２×1014原子/cm2の量のホウ素をサイドフレーム（４）
に80KeV の注入エネルギーで注入することを特徴とする
請求項３の製造方法。 - 【請求項６】 前記層（６）を、リンをドープしたシリ
コン（Ｎ-)のエピタキシャル成長層とし、この層（６）
の固有抵抗値及び厚さを、得ようとするデバイスの電圧
ＢＶdss によって決まる値とすることを特徴とする請求
項５の製造方法。 - 【請求項７】 前述した工程７）の期間中にサイドフレ
ーム（８）に６×1015原子/cm2の量のホウ素を80KeV の
注入エネルギーで注入することを特徴とする請求項６の
製造方法。 - 【請求項８】 前記工程８）の後に、さらにつぎの工
程、即ち ９）前記層（６）の表面に形成した酸化物を前記チップ
の全周にわたり延在し、且つ前記フレーム（８）と完全
に対応する個所に位置するサイドフレーム(12)に沿って
除去する新規のホトエッチング処理をし、ついで該フレ
ーム(12)に第１導電形のドパントを注入する工程と； 10) 前記フレーム(12)への注入ドパントを非酸化性拡散
する工程と； 11) 層（６）の表面上に存在する酸化物層を除去し、新
規のエピタキシャル層(13)を成長させてから、表面酸化
処理する工程； を具えることを特徴とする請求項３の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT6606A/90 | 1990-03-08 | ||
| IT6606A IT1241049B (it) | 1990-03-08 | 1990-03-08 | Dispositivo a semiconduttore igbt ad elevata tensione di rottura inversa e relativo processo di fabbricazione |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH065866A true JPH065866A (ja) | 1994-01-14 |
Family
ID=11121311
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3067634A Pending JPH065866A (ja) | 1990-03-08 | 1991-03-08 | 半導体デバイス及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0445888A3 (ja) |
| JP (1) | JPH065866A (ja) |
| IT (1) | IT1241049B (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07307469A (ja) * | 1994-03-14 | 1995-11-21 | Toshiba Corp | 半導体装置 |
| JPH10209447A (ja) * | 1997-01-22 | 1998-08-07 | Toshiba Corp | 半導体スイッチ |
| JP2002319676A (ja) * | 2000-08-09 | 2002-10-31 | Fuji Electric Co Ltd | 半導体装置とその製造方法およびその制御方法 |
| JP2014049694A (ja) * | 2012-09-03 | 2014-03-17 | Renesas Electronics Corp | Ｉｇｂｔ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1218200B (it) * | 1988-03-29 | 1990-04-12 | Sgs Thomson Microelectronics | Procedimento di fabbricazione di un dispositivo semiconduttore mos di poterza a modulazione di conducibilita' (himos) e dispositivi con esso ottenuti |
-
1990
- 1990-03-08 IT IT6606A patent/IT1241049B/it active IP Right Grant
-
1991
- 1991-03-05 EP EP19910200462 patent/EP0445888A3/en not_active Withdrawn
- 1991-03-08 JP JP3067634A patent/JPH065866A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07307469A (ja) * | 1994-03-14 | 1995-11-21 | Toshiba Corp | 半導体装置 |
| JPH10209447A (ja) * | 1997-01-22 | 1998-08-07 | Toshiba Corp | 半導体スイッチ |
| JP2002319676A (ja) * | 2000-08-09 | 2002-10-31 | Fuji Electric Co Ltd | 半導体装置とその製造方法およびその制御方法 |
| JP2014049694A (ja) * | 2012-09-03 | 2014-03-17 | Renesas Electronics Corp | Ｉｇｂｔ |
Also Published As
| Publication number | Publication date |
|---|---|
| IT1241049B (it) | 1993-12-29 |
| EP0445888A2 (en) | 1991-09-11 |
| IT9006606A0 (it) | 1990-03-08 |
| IT9006606A1 (it) | 1991-09-08 |
| EP0445888A3 (en) | 1991-11-13 |
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