JPH0658981A - Ｃｍｏｓ集積回路の電流検出回路 - Google Patents
Ｃｍｏｓ集積回路の電流検出回路Info
- Publication number
- JPH0658981A JPH0658981A JP4209140A JP20914092A JPH0658981A JP H0658981 A JPH0658981 A JP H0658981A JP 4209140 A JP4209140 A JP 4209140A JP 20914092 A JP20914092 A JP 20914092A JP H0658981 A JPH0658981 A JP H0658981A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- cmos
- voltage
- power supply
- cmos circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
Abstract
(57)【要約】
【目的】 本発明は、ＣＭＯＳ回路の種々の静止状態に
おける消費電流の測定を短時間で行うことのできるＣＭ
ＯＳ回路の電流検出回路を提供することを目的とする。 【構成】 本発明によれば、ＣＭＯＳ回路(２)の静止状
態での消費電流によって生じた電圧降下と基準電圧と
を、集積回路(１)内部に設けたコンパレータ(10)で比較
することによってＣＭＯＳ回路(２)の良否判定を行う様
にした為、集積回路(１)にはテスト用電源電圧ＶTEST及
び基準電圧ＶREFを直接外部接続するだけで済み、通常
動作時に電源電圧が印加される電源端子(３)に対する外
部配線への浮遊容量の付加を小さくできる。従って、Ｃ
ＭＯＳ回路(２)をある静止状態から次の静止状態とする
のにＣＭＯＳ回路(２)に要する動作時間を短縮でき、Ｃ
ＭＯＳ回路(２)の判定効率を上げることができる。
おける消費電流の測定を短時間で行うことのできるＣＭ
ＯＳ回路の電流検出回路を提供することを目的とする。 【構成】 本発明によれば、ＣＭＯＳ回路(２)の静止状
態での消費電流によって生じた電圧降下と基準電圧と
を、集積回路(１)内部に設けたコンパレータ(10)で比較
することによってＣＭＯＳ回路(２)の良否判定を行う様
にした為、集積回路(１)にはテスト用電源電圧ＶTEST及
び基準電圧ＶREFを直接外部接続するだけで済み、通常
動作時に電源電圧が印加される電源端子(３)に対する外
部配線への浮遊容量の付加を小さくできる。従って、Ｃ
ＭＯＳ回路(２)をある静止状態から次の静止状態とする
のにＣＭＯＳ回路(２)に要する動作時間を短縮でき、Ｃ
ＭＯＳ回路(２)の判定効率を上げることができる。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳ集積回路の静
止状態での消費電流を効率よく検出するのに好適なＣＭ
ＯＳ集積回路の電流検出回路に関する。
止状態での消費電流を効率よく検出するのに好適なＣＭ
ＯＳ集積回路の電流検出回路に関する。
【０００２】
【従来の技術】一般に、パッケージングされた集積回路
は出荷される以前に個々に機能テストが行われ、このテ
ストに合格した集積回路のみが晴れて出荷されることに
なる。例えば、ＣＭＯＳ素子を有する集積回路の機能を
テストする場合、この集積回路内部の静止状態での消費
電流を調べることによって行われる。つまり、ＣＭＯＳ
素子の動作が停止している時の消費電流はｎＡオーダー
と極めて小さい為、この時の消費電流がｎＡオーダーか
ら外れた時に、ＣＭＯＳ素子が異常状態にあるものと判
定している。
は出荷される以前に個々に機能テストが行われ、このテ
ストに合格した集積回路のみが晴れて出荷されることに
なる。例えば、ＣＭＯＳ素子を有する集積回路の機能を
テストする場合、この集積回路内部の静止状態での消費
電流を調べることによって行われる。つまり、ＣＭＯＳ
素子の動作が停止している時の消費電流はｎＡオーダー
と極めて小さい為、この時の消費電流がｎＡオーダーか
ら外れた時に、ＣＭＯＳ素子が異常状態にあるものと判
定している。
【０００３】図２は上記したＣＭＯＳ素子の動作が停止
している時の消費電流を測定するのに使用される回路図
である。図２において、(11)は集積回路であり、該集積
回路(11)内部にはＭＯＳトランジスタをＣＭＯＳ接続し
て成るＣＭＯＳ回路(12)が内蔵されているものとする。
集積回路(11)から導出した電源端子ＶDD及びアース端子
ＶSSはＣＭＯＳ回路(12)を動作させる為に該ＣＭＯＳ回
路(12)と内部で接続されており、前記電源端子Ｖ DD及び
アース端子ＶSSの間には電源ＶTEST及び電流計(13)が直
列接続されている。
している時の消費電流を測定するのに使用される回路図
である。図２において、(11)は集積回路であり、該集積
回路(11)内部にはＭＯＳトランジスタをＣＭＯＳ接続し
て成るＣＭＯＳ回路(12)が内蔵されているものとする。
集積回路(11)から導出した電源端子ＶDD及びアース端子
ＶSSはＣＭＯＳ回路(12)を動作させる為に該ＣＭＯＳ回
路(12)と内部で接続されており、前記電源端子Ｖ DD及び
アース端子ＶSSの間には電源ＶTEST及び電流計(13)が直
列接続されている。
【０００４】そして、ＣＭＯＳ回路(12)の動作を停止さ
せた静止状態における消費電流を電流計(13)で測定し、
その値がｎＡオーダーであるか否かを確認することによ
って、ＣＭＯＳ回路(12)が正常であるかどうかを判定し
ていた。
せた静止状態における消費電流を電流計(13)で測定し、
その値がｎＡオーダーであるか否かを確認することによ
って、ＣＭＯＳ回路(12)が正常であるかどうかを判定し
ていた。
【０００５】
【発明が解決しようとする課題】しかしながら、図２の
様に、集積回路(11)外部に電流計(13)及び電源ＶTESTを
直列接続すると、電源端子ＶDD及びアース端子ＶSSの間
における電源ラインの取り回しが長くなる為、電源端子
ＶDD及びアース端子ＶSSの間の浮遊容量を無視できなく
なる。一般に、ＣＭＯＳ回路(12)をある状態で静止させ
て消費電流を計っていた状態から、違う状態で静止させ
て消費電流を計ろうとした場合、前者の静止状態から後
者の静止状態に至るのにＣＭＯＳ回路(12)を動作させな
ければならない。ところが、上記した浮遊容量の存在に
よって、ＣＭＯＳ回路(12)はある静止状態から次の静止
状態に至るまでにμｓｅｃオーダーの時間を要してしま
うことになる。通常要求されるＣＭＯＳ回路(12)の各静
止状態間の変化時間がｎｓｅｃオーダーであることを考
慮すると、図２の回路では、ＣＭＯＳ回路(12)の動作を
任意の状態で静止させた状態で消費電流を測定し、該Ｃ
ＭＯＳ回路(12)の良否判定を行うのに多くの時間を費や
してしまう問題があった。これは、集積回路(11)の出荷
を遅らせたり、測定用コストを増加させたりする原因と
なっていた。
様に、集積回路(11)外部に電流計(13)及び電源ＶTESTを
直列接続すると、電源端子ＶDD及びアース端子ＶSSの間
における電源ラインの取り回しが長くなる為、電源端子
ＶDD及びアース端子ＶSSの間の浮遊容量を無視できなく
なる。一般に、ＣＭＯＳ回路(12)をある状態で静止させ
て消費電流を計っていた状態から、違う状態で静止させ
て消費電流を計ろうとした場合、前者の静止状態から後
者の静止状態に至るのにＣＭＯＳ回路(12)を動作させな
ければならない。ところが、上記した浮遊容量の存在に
よって、ＣＭＯＳ回路(12)はある静止状態から次の静止
状態に至るまでにμｓｅｃオーダーの時間を要してしま
うことになる。通常要求されるＣＭＯＳ回路(12)の各静
止状態間の変化時間がｎｓｅｃオーダーであることを考
慮すると、図２の回路では、ＣＭＯＳ回路(12)の動作を
任意の状態で静止させた状態で消費電流を測定し、該Ｃ
ＭＯＳ回路(12)の良否判定を行うのに多くの時間を費や
してしまう問題があった。これは、集積回路(11)の出荷
を遅らせたり、測定用コストを増加させたりする原因と
なっていた。
【０００６】そこで、本発明は、ＣＭＯＳ回路の種々の
静止状態における消費電流の測定を短時間で行うことの
できるＣＭＯＳ回路の電流検出回路を提供することを目
的とする。
静止状態における消費電流の測定を短時間で行うことの
できるＣＭＯＳ回路の電流検出回路を提供することを目
的とする。
【０００７】
【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、その特徴とするとこ
ろは、ＣＭＯＳ集積回路の静止状態における消費電流を
測定し、該ＣＭＯＳ集積回路の良否の判定を行うＣＭＯ
Ｓ集積回路の電流検出回路において、ＭＯＳトランジス
タをＣＭＯＳ接続して成るＣＭＯＳ回路と、テスト用電
源電圧が印加されるテスト用電源端子と、該テスト用電
源端子を介して前記ＣＭＯＳ回路と接続され、該ＣＭＯ
Ｓ回路の消費電流に応じた電圧降下を生じる測定用抵抗
と、前記ＣＭＯＳ回路の消費電流が所定値を越えた時に
前記測定用抵抗の電圧降下が一定値を越えるのを抑制す
べく、前記測定用抵抗の両端に直列接続された少なくと
も１個の抑制用ダイオードと、前記測定用抵抗の電圧降
下により生じる電圧と基準電圧とを比較し、前記ＣＭＯ
Ｓ回路の消費電流が正常範囲の値であるか否かを判定す
る判定回路と、を備えた点である。
解決する為に成されたものであり、その特徴とするとこ
ろは、ＣＭＯＳ集積回路の静止状態における消費電流を
測定し、該ＣＭＯＳ集積回路の良否の判定を行うＣＭＯ
Ｓ集積回路の電流検出回路において、ＭＯＳトランジス
タをＣＭＯＳ接続して成るＣＭＯＳ回路と、テスト用電
源電圧が印加されるテスト用電源端子と、該テスト用電
源端子を介して前記ＣＭＯＳ回路と接続され、該ＣＭＯ
Ｓ回路の消費電流に応じた電圧降下を生じる測定用抵抗
と、前記ＣＭＯＳ回路の消費電流が所定値を越えた時に
前記測定用抵抗の電圧降下が一定値を越えるのを抑制す
べく、前記測定用抵抗の両端に直列接続された少なくと
も１個の抑制用ダイオードと、前記測定用抵抗の電圧降
下により生じる電圧と基準電圧とを比較し、前記ＣＭＯ
Ｓ回路の消費電流が正常範囲の値であるか否かを判定す
る判定回路と、を備えた点である。
【０００８】
【作用】本発明によれば、ＣＭＯＳ回路の静止状態での
消費電流によって生じた電圧降下と基準電圧とを、ＣＭ
ＯＳ集積回路内部に設けた判定回路で比較することによ
ってＣＭＯＳ回路の良否判定を行う様にした為、ＣＭＯ
Ｓ集積回路にはテスト用電源電圧及び基準電圧を直接外
部接続するだけで済み、通常動作時の電源端子への外部
配線による浮遊容量の付加を少なくすることができる。
これより、ＣＭＯＳ回路をある静止状態から次の静止状
態とするのに該ＣＭＯＳ回路に要する動作時間を短縮で
き、ＣＭＯＳ回路の判定効率を上げることができる。
消費電流によって生じた電圧降下と基準電圧とを、ＣＭ
ＯＳ集積回路内部に設けた判定回路で比較することによ
ってＣＭＯＳ回路の良否判定を行う様にした為、ＣＭＯ
Ｓ集積回路にはテスト用電源電圧及び基準電圧を直接外
部接続するだけで済み、通常動作時の電源端子への外部
配線による浮遊容量の付加を少なくすることができる。
これより、ＣＭＯＳ回路をある静止状態から次の静止状
態とするのに該ＣＭＯＳ回路に要する動作時間を短縮で
き、ＣＭＯＳ回路の判定効率を上げることができる。
【０００９】
【実施例】本発明の詳細を図面に従って具体的に説明す
る。図１は本発明のＣＭＯＳ集積回路の電流検出回路を
示す回路図である。図１において、(１)はＣＭＯＳ構成
の集積回路であり、内部にはＭＯＳトランジスタをＣＭ
ＯＳ接続して成るＣＭＯＳ回路(２)が内蔵されている。
また、集積回路(１)からは、通常動作をする際に電源電
圧ＶDDが印加される電源端子(３)、ＣＭＯＳ回路(２)の
良否判定を行う際にテスト用電源電圧ＶTESTが印加され
るテスト用電源端子(４)、ＣＭＯＳ回路(２)の良否判定
結果Ｐ／Ｆが出力される出力端子(５)、基準電圧ＶREF
が印加される基準端子(６)、及びアースされるアース端
子(７)が導出されている。尚、電源端子(３)及びアース
端子(７)は、ＣＭＯＳ回路(２)が動作できる様に該ＣＭ
ＯＳ回路(２)の所望の部分と接続されている。
る。図１は本発明のＣＭＯＳ集積回路の電流検出回路を
示す回路図である。図１において、(１)はＣＭＯＳ構成
の集積回路であり、内部にはＭＯＳトランジスタをＣＭ
ＯＳ接続して成るＣＭＯＳ回路(２)が内蔵されている。
また、集積回路(１)からは、通常動作をする際に電源電
圧ＶDDが印加される電源端子(３)、ＣＭＯＳ回路(２)の
良否判定を行う際にテスト用電源電圧ＶTESTが印加され
るテスト用電源端子(４)、ＣＭＯＳ回路(２)の良否判定
結果Ｐ／Ｆが出力される出力端子(５)、基準電圧ＶREF
が印加される基準端子(６)、及びアースされるアース端
子(７)が導出されている。尚、電源端子(３)及びアース
端子(７)は、ＣＭＯＳ回路(２)が動作できる様に該ＣＭ
ＯＳ回路(２)の所望の部分と接続されている。
【００１０】集積回路(１)内部において、(８)は、ＣＭ
ＯＳ回路(２)の動作を停止させた静止状態における消費
電流を測定する為の測定用抵抗であり、テスト用電源端
子(４)及びＣＭＯＳ回路(２)の電源供給部分との間に接
続されている。即ち、測定用抵抗(８)の両端に生じる電
圧降下から、ＣＭＯＳ回路(２)の良否判定を行う様にし
ている。尚、ＣＭＯＳ回路(２)の静止状態における消費
電流はｎＡオーダーと極めて小さいことから、ＣＭＯＳ
回路(２)の良否判定を容易とする為に、測定用抵抗(８)
の値は少なくともｋΩオーダーという大きな値に設定さ
れている。
ＯＳ回路(２)の動作を停止させた静止状態における消費
電流を測定する為の測定用抵抗であり、テスト用電源端
子(４)及びＣＭＯＳ回路(２)の電源供給部分との間に接
続されている。即ち、測定用抵抗(８)の両端に生じる電
圧降下から、ＣＭＯＳ回路(２)の良否判定を行う様にし
ている。尚、ＣＭＯＳ回路(２)の静止状態における消費
電流はｎＡオーダーと極めて小さいことから、ＣＭＯＳ
回路(２)の良否判定を容易とする為に、測定用抵抗(８)
の値は少なくともｋΩオーダーという大きな値に設定さ
れている。
【００１１】また、(９)は、測定用抵抗(８)の両端に接
続された少なくとも１個の抑制用ダイオードである。こ
こで、ＣＭＯＳ回路(２)において、動作を停止した状態
での消費電流は極めて小さいが、動作時の消費電流はμ
Ａオーダーと極めて大きくなる為、ＣＭＯＳ回路(２)の
動作時における測定用抵抗(８)の電圧降下は極めて大き
いものとなってしまう。このままの状態では、ＣＭＯＳ
回路(２)の動作時において、ＣＭＯＳ回路(２)に印加さ
れる電源電圧は、それ自体を正常に動作させるのに最低
限必要とされる電圧レベルよりも下がってしまい、ＣＭ
ＯＳ回路(２)の誤動作を招くことになってしまう。そこ
で、ＣＭＯＳ回路(２)の動作時に、ＣＭＯＳ回路(２)に
印加される電源電圧が、ＣＭＯＳ回路(２)を正常動作さ
せるのに要求される最低限必要な電圧レベル以下となる
まで、測定用抵抗(８)の電圧降下が生じない様に、測定
用抵抗(８)の端子電圧を抑制する為に抑制用ダイオード
(９)が設けられている。つまり、抑制用ダイオード(９)
の段数は、ＣＭＯＳ回路(２)が動作している時の消費電
流に応じた測定用抵抗(８)の電圧降下を、ＣＭＯＳ回路
(２)が正常動作可能な最低電圧までに抑制できる数に設
定されているのである。
続された少なくとも１個の抑制用ダイオードである。こ
こで、ＣＭＯＳ回路(２)において、動作を停止した状態
での消費電流は極めて小さいが、動作時の消費電流はμ
Ａオーダーと極めて大きくなる為、ＣＭＯＳ回路(２)の
動作時における測定用抵抗(８)の電圧降下は極めて大き
いものとなってしまう。このままの状態では、ＣＭＯＳ
回路(２)の動作時において、ＣＭＯＳ回路(２)に印加さ
れる電源電圧は、それ自体を正常に動作させるのに最低
限必要とされる電圧レベルよりも下がってしまい、ＣＭ
ＯＳ回路(２)の誤動作を招くことになってしまう。そこ
で、ＣＭＯＳ回路(２)の動作時に、ＣＭＯＳ回路(２)に
印加される電源電圧が、ＣＭＯＳ回路(２)を正常動作さ
せるのに要求される最低限必要な電圧レベル以下となる
まで、測定用抵抗(８)の電圧降下が生じない様に、測定
用抵抗(８)の端子電圧を抑制する為に抑制用ダイオード
(９)が設けられている。つまり、抑制用ダイオード(９)
の段数は、ＣＭＯＳ回路(２)が動作している時の消費電
流に応じた測定用抵抗(８)の電圧降下を、ＣＭＯＳ回路
(２)が正常動作可能な最低電圧までに抑制できる数に設
定されているのである。
【００１２】また、(10)はコンパレータ(判定回路)であ
り、非反転入力(＋)端子は測定用抵抗(８)の一端と接続
され、反転入力(−)端子は基準端子(６)と接続されてい
る。つまり、ＣＭＯＳ回路(２)の動作を停止させた状態
での消費電流を測定する際、ＣＭＯＳ回路(２)が正常の
場合にはテスト用電源電圧ＶTESTから測定用抵抗(８)の
電圧降下を差し引いた電圧が基準電圧ＶREFより高くな
り、また、ＣＭＯＳ回路(２)がゲート破壊等によって異
常となっている場合には、大きな貫通電流が流れる為、
テスト用電源電圧ＶTESTから測定用抵抗(８)の電圧降下
を差し引いた電圧が基準電圧ＶREFより低くなる様にな
っている。即ち、コンパレータ(10)からは、ＣＭＯＳ回
路(２)が正常の時にハイレベルが出力され、反対にＣＭ
ＯＳ回路(２)が異常を来している時にローレベルが出力
され、これらの判定結果が出力端子(５)を介して良否判
定結果Ｐ／Ｆとして出力されることになる。
り、非反転入力(＋)端子は測定用抵抗(８)の一端と接続
され、反転入力(−)端子は基準端子(６)と接続されてい
る。つまり、ＣＭＯＳ回路(２)の動作を停止させた状態
での消費電流を測定する際、ＣＭＯＳ回路(２)が正常の
場合にはテスト用電源電圧ＶTESTから測定用抵抗(８)の
電圧降下を差し引いた電圧が基準電圧ＶREFより高くな
り、また、ＣＭＯＳ回路(２)がゲート破壊等によって異
常となっている場合には、大きな貫通電流が流れる為、
テスト用電源電圧ＶTESTから測定用抵抗(８)の電圧降下
を差し引いた電圧が基準電圧ＶREFより低くなる様にな
っている。即ち、コンパレータ(10)からは、ＣＭＯＳ回
路(２)が正常の時にハイレベルが出力され、反対にＣＭ
ＯＳ回路(２)が異常を来している時にローレベルが出力
され、これらの判定結果が出力端子(５)を介して良否判
定結果Ｐ／Ｆとして出力されることになる。
【００１３】以上、説明した図１の構成から明らかな様
に、抑制用ダイオード(９)を設けた為に、ＣＭＯＳ回路
(２)をある静止状態から次の静止状態とするのに該ＣＭ
ＯＳ回路(２)を動作させても、測定用抵抗(８)の電圧降
下を抑制用ダイオード(９)の端子電圧に抑制することが
できるので、ＣＭＯＳ回路(２)の動作中に該ＣＭＯＳ回
路(２)にそれ自体を正常に動作させ得る電源電圧を供給
することができる。また、集積回路(１)のテスト用電源
端子(４)及び基準端子(６)に各々直接に電源Ｖ TEST及び
ＶREFを接続するだけでＣＭＯＳ回路(２)の良否判定を
行える為、電源端子(３)への浮遊容量の付加を少なくす
ることができ、これよりＣＭＯＳ回路(２)をある静止状
態から次の静止状態とするのに必要とされるＣＭＯＳ回
路(２)の動作を短時間で行うことができ、即ち、集積回
路(１)の良否判定を高速で行うことができる。
に、抑制用ダイオード(９)を設けた為に、ＣＭＯＳ回路
(２)をある静止状態から次の静止状態とするのに該ＣＭ
ＯＳ回路(２)を動作させても、測定用抵抗(８)の電圧降
下を抑制用ダイオード(９)の端子電圧に抑制することが
できるので、ＣＭＯＳ回路(２)の動作中に該ＣＭＯＳ回
路(２)にそれ自体を正常に動作させ得る電源電圧を供給
することができる。また、集積回路(１)のテスト用電源
端子(４)及び基準端子(６)に各々直接に電源Ｖ TEST及び
ＶREFを接続するだけでＣＭＯＳ回路(２)の良否判定を
行える為、電源端子(３)への浮遊容量の付加を少なくす
ることができ、これよりＣＭＯＳ回路(２)をある静止状
態から次の静止状態とするのに必要とされるＣＭＯＳ回
路(２)の動作を短時間で行うことができ、即ち、集積回
路(１)の良否判定を高速で行うことができる。
【００１４】
【発明の効果】本発明によれば、ＣＭＯＳ回路の静止状
態での消費電流によって生じた電圧降下と基準電圧と
を、ＣＭＯＳ集積回路内部に設けた判定回路で比較する
ことによってＣＭＯＳ回路の良否判定を行う様にした
為、ＣＭＯＳ集積回路にはテスト用電源電圧及び基準電
圧を直接外部接続するだけで済み、通常動作時の電源端
子への外部配線による浮遊容量の付加を少なくすること
ができる。これより、ＣＭＯＳ回路をある静止状態から
次の静止状態とするのに該ＣＭＯＳ回路に要する動作時
間を短縮でき、ＣＭＯＳ回路の判定効率を上げることが
できる利点が得られる。
態での消費電流によって生じた電圧降下と基準電圧と
を、ＣＭＯＳ集積回路内部に設けた判定回路で比較する
ことによってＣＭＯＳ回路の良否判定を行う様にした
為、ＣＭＯＳ集積回路にはテスト用電源電圧及び基準電
圧を直接外部接続するだけで済み、通常動作時の電源端
子への外部配線による浮遊容量の付加を少なくすること
ができる。これより、ＣＭＯＳ回路をある静止状態から
次の静止状態とするのに該ＣＭＯＳ回路に要する動作時
間を短縮でき、ＣＭＯＳ回路の判定効率を上げることが
できる利点が得られる。
【図１】本発明のＣＭＯＳ集積回路の電流検出回路を示
す図である。
す図である。
【図２】従来のＣＭＯＳ集積回路の電流検出回路を示す
図である。
図である。
(１) 集積回路 (２) ＣＭＯＳ回路 (４) テスト用電源端子 (８) 測定用抵抗 (９) 抑制用ダイオード (10) コンパレータ
Claims (3)
- 【請求項１】 ＣＭＯＳ集積回路の静止状態における消
費電流を測定し、該ＣＭＯＳ集積回路の良否の判定を行
うＣＭＯＳ集積回路の電流検出回路において、 ＭＯＳトランジスタをＣＭＯＳ接続して成るＣＭＯＳ回
路と、 テスト用電源電圧が印加されるテスト用電源端子と、 該テスト用電源端子を介して前記ＣＭＯＳ回路と接続さ
れ、該ＣＭＯＳ回路の消費電流に応じた電圧降下を生じ
る測定用抵抗と、 前記ＣＭＯＳ回路の消費電流が所定値を越えた時に前記
測定用抵抗の電圧降下が一定値を越えるのを抑制すべ
く、前記測定用抵抗の両端に直列接続された少なくとも
１個の抑制用ダイオードと、 前記測定用抵抗の電圧降下により生じる電圧と基準電圧
とを比較し、前記ＣＭＯＳ回路の消費電流が正常範囲の
値であるか否かを判定する判定回路と、 を備えたことを特徴とするＣＭＯＳ集積回路の電流検出
回路。 - 【請求項２】 前記抑制用ダイオードの段数は、前記Ｃ
ＭＯＳ回路が動作している時の消費電流に応じた前記測
定用抵抗の電圧降下を、前記ＣＭＯＳ回路が動作可能な
最低電圧までに抑制できる数に設定されていることを特
徴とする請求項１記載のＣＭＯＳ集積回路の電流検出回
路。 - 【請求項３】 通常動作時に電源電圧が印加され、前記
ＣＭＯＳ回路を動作させる為の通常電源端子を備えたこ
とを特徴とする請求項２記載のＣＭＯＳ集積回路の電流
検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4209140A JPH0658981A (ja) | 1992-08-05 | 1992-08-05 | Ｃｍｏｓ集積回路の電流検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4209140A JPH0658981A (ja) | 1992-08-05 | 1992-08-05 | Ｃｍｏｓ集積回路の電流検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0658981A true JPH0658981A (ja) | 1994-03-04 |
Family
ID=16567966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4209140A Pending JPH0658981A (ja) | 1992-08-05 | 1992-08-05 | Ｃｍｏｓ集積回路の電流検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0658981A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5760599A (en) * | 1995-08-14 | 1998-06-02 | Sharp Kabushiki Kaisha | Method and apparatus for testing semiconductor integrated circuits |
| US6756804B2 (en) | 2001-03-22 | 2004-06-29 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| JP2013518285A (ja) * | 2010-01-29 | 2013-05-20 | フリースケール セミコンダクター インコーポレイテッド | 静止電流（ｉｄｄｑ）指示および試験装置および方法 |
| US8482320B2 (en) | 2010-02-23 | 2013-07-09 | On Semiconductor Trading, Ltd. | Current detection circuit and semiconductor integrated circuit |
-
1992
- 1992-08-05 JP JP4209140A patent/JPH0658981A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5760599A (en) * | 1995-08-14 | 1998-06-02 | Sharp Kabushiki Kaisha | Method and apparatus for testing semiconductor integrated circuits |
| US6756804B2 (en) | 2001-03-22 | 2004-06-29 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| US6930504B2 (en) | 2001-03-22 | 2005-08-16 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| JP2013518285A (ja) * | 2010-01-29 | 2013-05-20 | フリースケール セミコンダクター インコーポレイテッド | 静止電流（ｉｄｄｑ）指示および試験装置および方法 |
| US8482320B2 (en) | 2010-02-23 | 2013-07-09 | On Semiconductor Trading, Ltd. | Current detection circuit and semiconductor integrated circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR940008286B1 (ko) | 내부전원발생회로 | |
| JP3233559B2 (ja) | 半導体集積回路のテスト方法および装置 | |
| US6008664A (en) | Parametric test system and method | |
| US4789825A (en) | Integrated circuit with channel length indicator | |
| US5343479A (en) | Semiconductor integrated circuit having therein circuit for detecting abnormality of logical levels outputted from input buffers | |
| JPH0658981A (ja) | Ｃｍｏｓ集積回路の電流検出回路 | |
| US20060270069A1 (en) | Method of inspecting electronic circuit | |
| JP2001013224A (ja) | 半導体装置及びそのテスト方法 | |
| EP0249325A1 (en) | Integrated circuit with channel length indicator | |
| US6744271B2 (en) | Internal generation of reference voltage | |
| JP3206502B2 (ja) | 半導体集積回路のテスト方法 | |
| JPH0794683A (ja) | 自己診断機能を有する半導体集積回路装置 | |
| US6252417B1 (en) | Fault identification by voltage potential signature | |
| JP2011220883A (ja) | 半導体集積回路装置および半導体集積回路装置の検査方法 | |
| US5570036A (en) | CMOS buffer circuit having power-down feature | |
| US6737671B2 (en) | Current measurement circuit and method for voltage regulated semiconductor integrated circuit devices | |
| KR100539219B1 (ko) | 기존 패드들을 이용하여 내부 소자의 특성을 측정하는 집적 회로 장치 | |
| JP3085806B2 (ja) | Ｃｍｏｓ型半導体集積回路装置 | |
| JP2853945B2 (ja) | 半導体集積回路装置 | |
| JPH0354841A (ja) | ＢｉＣＭＯＳ半導体装置 | |
| JP2701780B2 (ja) | 半導体集積回路 | |
| JP2723698B2 (ja) | 半導体集積回路のテスト回路 | |
| JPH05273298A (ja) | 半導体集積回路装置及びそのテスト方法 | |
| JP2894090B2 (ja) | 半導体装置 | |
| KR930006549Y1 (ko) | 디코더의 검사회로 |