JPH0659018B2 - Ｐｌｌ制御装置 - Google Patents
Ｐｌｌ制御装置Info
- Publication number
- JPH0659018B2 JPH0659018B2 JP60165460A JP16546085A JPH0659018B2 JP H0659018 B2 JPH0659018 B2 JP H0659018B2 JP 60165460 A JP60165460 A JP 60165460A JP 16546085 A JP16546085 A JP 16546085A JP H0659018 B2 JPH0659018 B2 JP H0659018B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- format
- data
- pll
- bus line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Channel Selection Circuits, Automatic Tuning Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Superheterodyne Receivers (AREA)
Description
【発明の詳細な説明】 以下の順序で本発明を説明する。
Ａ産業上の利用分野 Ｂ発明の概要 Ｃ従来の技術（第４図及び第５図） Ｄ発明が解決しようとする問題点（第５図） Ｅ問題点を解決するための手段（第１図） Ｆ作用（第１図） Ｇ実施例（第１図〜第３図） Ｈ発明の効果 Ａ産業上の利用分野 本発明はＰＬＬ制御装置に関し、例えばテレビジヨン受
信機に適用し得るものである。
信機に適用し得るものである。
Ｂ発明の概要 本発明は、ＰＬＬ（phase looked loop ）回路の分周比
をマイクロコンピユータによつて制御するＰＬＬ制御装
置において、従来専用のマイクロコンピユータによつて
第１のフオーマツトの制御データによつて制御するよう
に構成されているＰＬＬ回路を、異なる第２のフオーマ
ツトの制御データによつて制御できるようにすることに
より、従来の制御系と、新しい制御系との互換性を維持
しようとするものである。
をマイクロコンピユータによつて制御するＰＬＬ制御装
置において、従来専用のマイクロコンピユータによつて
第１のフオーマツトの制御データによつて制御するよう
に構成されているＰＬＬ回路を、異なる第２のフオーマ
ツトの制御データによつて制御できるようにすることに
より、従来の制御系と、新しい制御系との互換性を維持
しようとするものである。
Ｃ従来の技術 例えばテレビジヨン受像機においては、各構成部分をそ
れぞれＩＣ化することによつて、量産化に適し、かつ回
路基板の小型化を図るような工夫がされている。
れぞれＩＣ化することによつて、量産化に適し、かつ回
路基板の小型化を図るような工夫がされている。
すなわち従来のテレビジヨン受像機においては、第４図
に示すように、アンテナ１を介してチユーナ回路部２に
おいて受信されたチヤンネルの放送波が、中間周波回路
部３において増幅された後、映像信号ＳＶをビデオ回路
部４を通じて陰極線管５に供給すると共に、オーデイオ
信号ＳＡをオーデイオ回路部６を通じてスピーカ７に供
給する。
に示すように、アンテナ１を介してチユーナ回路部２に
おいて受信されたチヤンネルの放送波が、中間周波回路
部３において増幅された後、映像信号ＳＶをビデオ回路
部４を通じて陰極線管５に供給すると共に、オーデイオ
信号ＳＡをオーデイオ回路部６を通じてスピーカ７に供
給する。
チユーナ回路部２には、ＰＬＬ回路１１が設けられ、こ
のＰＬＬ回路１１がマイクロコンピユータ構成のＰＬＬ
制御回路１２によって制御される。ここでＰＬＬ回路１
１は、ＶＣＯの発振信号をプログラマブル分周器によつ
て分周して位相比較回路に与えるようになされ、かくし
て、プログラマブル分周器の分周比を制御することによ
つてＶＣＯの出力従つてローカル発振信号の周波数を制
御できるようになされている。
のＰＬＬ回路１１がマイクロコンピユータ構成のＰＬＬ
制御回路１２によって制御される。ここでＰＬＬ回路１
１は、ＶＣＯの発振信号をプログラマブル分周器によつ
て分周して位相比較回路に与えるようになされ、かくし
て、プログラマブル分周器の分周比を制御することによ
つてＶＣＯの出力従つてローカル発振信号の周波数を制
御できるようになされている。
ＰＬＬ制御回路１２はＰＬＬバスライン１３に接続さ
れ、このＰＬＬバスライン１３に対して選局指令回路１
４が結合されている。選局指令回路１４はチヤンネル選
局スイツチ１５を操作することによりＰＬＬバスライン
１３を介して選局されたＰＬＬ回路専用のフオーマツト
を有するチヤンネルデータをＰＬＬ制御回路１２に入力
する。
れ、このＰＬＬバスライン１３に対して選局指令回路１
４が結合されている。選局指令回路１４はチヤンネル選
局スイツチ１５を操作することによりＰＬＬバスライン
１３を介して選局されたＰＬＬ回路専用のフオーマツト
を有するチヤンネルデータをＰＬＬ制御回路１２に入力
する。
なお、選局指令回路１４は、リモートコントロール操作
器１６において選局されたチヤンネルデータを受けてＰ
ＬＬバスライン１３を通じてＰＬＬ制御回路１２に供給
し得るようになされている。
器１６において選局されたチヤンネルデータを受けてＰ
ＬＬバスライン１３を通じてＰＬＬ制御回路１２に供給
し得るようになされている。
ＰＬＬ制御回路１２は、選局指令回路１４から供給され
た選局データに基づいてＰＬＬバスライン１３を介して
制御データをＰＬＬ回路１１に転送し、これによりＰＬ
Ｌ回路１１のプログラマブル分周器の分周比を制御する
ことにより、チユーナ回路部２を選局されたチヤンネル
を受信する状態に応動動作させる。
た選局データに基づいてＰＬＬバスライン１３を介して
制御データをＰＬＬ回路１１に転送し、これによりＰＬ
Ｌ回路１１のプログラマブル分周器の分周比を制御する
ことにより、チユーナ回路部２を選局されたチヤンネル
を受信する状態に応動動作させる。
ＰＬＬバスライン１３には不揮発性メモリ１７が結合さ
れ、この不揮発性メモリ１７を用いて電源オフ時に選局
指令データを記憶できるようになされている。
れ、この不揮発性メモリ１７を用いて電源オフ時に選局
指令データを記憶できるようになされている。
ここでＰＬＬバスライン１３は、第５図に示すように、
ラツチラインＬＡＴ、クロツクラインＣＬＫ、データラ
インＤＡＬで構成されており、ＰＬＬ制御回路１２は、
データラインＤＡＬに送出されたデータをクロツクライ
ンＣＬＫにクロツク信号を送出しながら選局指令回路１
４、不揮発性メモリ１７、ＰＬＬ制御回路１２からＰＬ
Ｌ回路１１へのデータを転送し、ラツチラインＬＡＴに
ラツチ信号を送出することにより、データラインＤＡＬ
のデータを転送先にラツチするようになされている。
ラツチラインＬＡＴ、クロツクラインＣＬＫ、データラ
インＤＡＬで構成されており、ＰＬＬ制御回路１２は、
データラインＤＡＬに送出されたデータをクロツクライ
ンＣＬＫにクロツク信号を送出しながら選局指令回路１
４、不揮発性メモリ１７、ＰＬＬ制御回路１２からＰＬ
Ｌ回路１１へのデータを転送し、ラツチラインＬＡＴに
ラツチ信号を送出することにより、データラインＤＡＬ
のデータを転送先にラツチするようになされている。
かかる従来の構成に加えて、最近になつてテレビジヨン
受像機の各回路部分をＩＣ化すると共に、当該ＩＣ化さ
れた回路部分をマイクロコンピユータ構成の中央処理ユ
ニツト（ＣＰＵ）によつて制御する方法が考えられてい
る。
受像機の各回路部分をＩＣ化すると共に、当該ＩＣ化さ
れた回路部分をマイクロコンピユータ構成の中央処理ユ
ニツト（ＣＰＵ）によつて制御する方法が考えられてい
る。
例えば中間周波回路部３をＩＦプロセツサでなるＩＣで
構成し、その後段にビデオ回路部４としてビデオプロセ
ツサでなるＩＣを用いると共に、オーデイオ回路部６と
してオーデイオプロセツサでなるＩＣを用いるような構
成が考えられる。このようにする場合、チユーナ回路部
２も、ＰＬＬ回路１１や、受信バンド切換回路、ＡＧＣ
回路などをそれぞれＩＣ化することが考えられる。
構成し、その後段にビデオ回路部４としてビデオプロセ
ツサでなるＩＣを用いると共に、オーデイオ回路部６と
してオーデイオプロセツサでなるＩＣを用いるような構
成が考えられる。このようにする場合、チユーナ回路部
２も、ＰＬＬ回路１１や、受信バンド切換回路、ＡＧＣ
回路などをそれぞれＩＣ化することが考えられる。
このようにして、各回路部をＩＣ化できれば、ＣＰＵに
よつてテレビジヨン受像機を全体としてコントロールす
るようにできることにより、テレビジヨン受像機を一段
と小型化し得ると共に、製造時における各回路部分の調
整を、ＣＰＵを用いて簡易に行うことができると考えら
れる。
よつてテレビジヨン受像機を全体としてコントロールす
るようにできることにより、テレビジヨン受像機を一段
と小型化し得ると共に、製造時における各回路部分の調
整を、ＣＰＵを用いて簡易に行うことができると考えら
れる。
Ｄ発明が解決しようとする問題点 このように、マイクロコンピュータや、ＩＣなどの多数
のデバイスを１つのＣＰＵでコントロールする方法とし
て、Ｉ２Ｃバス（inner IC bus）を用いることが考えら
れる。このＩ２Ｃバスは、クロツクバスライン及びデー
タバスラインで構成され、データに転送先のアドレスを
付加してデータバスラインに送出し、当該アドレスをも
つデバイスがデータバスラインからデータを取り込むよ
うに構成されている。
のデバイスを１つのＣＰＵでコントロールする方法とし
て、Ｉ２Ｃバス（inner IC bus）を用いることが考えら
れる。このＩ２Ｃバスは、クロツクバスライン及びデー
タバスラインで構成され、データに転送先のアドレスを
付加してデータバスラインに送出し、当該アドレスをも
つデバイスがデータバスラインからデータを取り込むよ
うに構成されている。
しかしこのようなＩ２Ｃバスを用いて各回路部をＣＰＵ
でコントロールしようとする場合、従来からＰＬＬ回路
について実用化されているＰＬＬバス方式とは、バスの
構成及びデータのフオーマツトが一致しないため、従来
のＰＬＬ回路をそのまま活用できない不都合がある。
でコントロールしようとする場合、従来からＰＬＬ回路
について実用化されているＰＬＬバス方式とは、バスの
構成及びデータのフオーマツトが一致しないため、従来
のＰＬＬ回路をそのまま活用できない不都合がある。
本発明は以上の点を考慮してなされたもので、従来チユ
ーナ回路部において実用化されているＰＬＬ回路を、デ
ータのフオーマツトが異なるＩ２Ｃバス方式のコントロ
ールシステムにも活用できるようにしようとするもので
ある。
ーナ回路部において実用化されているＰＬＬ回路を、デ
ータのフオーマツトが異なるＩ２Ｃバス方式のコントロ
ールシステムにも活用できるようにしようとするもので
ある。
Ｅ問題点を解決するための手段 かかる問題点を解決するため本発明においては、データ
ラインＤＡＬ、クロツクラインＣＬＫ、及びラツチライ
ンＬＡＴからなるバスライン３２に接続された入力端子
Ｔ１〜Ｔ３と、第１のフオーマツトのデータに応動して
プログラマブル分周器の分周比を制御されるＰＬＬ回路
４２と、ラツチラインＬＡＴに対応する入力端子Ｔ３に
接続され、バスライン３２から供給されるデータが第１
のフオーマツトをもつているか、又はこれとは異なる第
２のフオーマツトをもつているかを判別するフオーマツ
ト判別手段６０と、バスライン３２からデータが供給さ
れたとき当該データを記憶するメモリ回路５２と、メモ
リ回路５２の出力データのフオーマツトを上記第２のフ
オーマツトから上記第１のフオーマツトに変換して出力
するフオーマツト変換回路５４と、フオーマツト判別手
段６０の判別出力によつて制御され、バスライン３２か
ら供給されたデータが第１のフオーマツトであることを
表す判別出力が得られたとき入力端子Ｔ１〜Ｔ３のデー
タを直接ＰＬＬ回路４２に送出し、又は第２のフオーマ
ツトであることを表す判別出力が得られたとき入力端子
Ｔ１〜Ｔ３のデータをメモリ回路５２に入力すると共
に、上記フオーマツト変換回路５４において上記第１の
フオーマツトに変換されて得られる出力データをＰＬＬ
回路４２に送出するスイツチ手段（５１、５５）とを設
ける。
ラインＤＡＬ、クロツクラインＣＬＫ、及びラツチライ
ンＬＡＴからなるバスライン３２に接続された入力端子
Ｔ１〜Ｔ３と、第１のフオーマツトのデータに応動して
プログラマブル分周器の分周比を制御されるＰＬＬ回路
４２と、ラツチラインＬＡＴに対応する入力端子Ｔ３に
接続され、バスライン３２から供給されるデータが第１
のフオーマツトをもつているか、又はこれとは異なる第
２のフオーマツトをもつているかを判別するフオーマツ
ト判別手段６０と、バスライン３２からデータが供給さ
れたとき当該データを記憶するメモリ回路５２と、メモ
リ回路５２の出力データのフオーマツトを上記第２のフ
オーマツトから上記第１のフオーマツトに変換して出力
するフオーマツト変換回路５４と、フオーマツト判別手
段６０の判別出力によつて制御され、バスライン３２か
ら供給されたデータが第１のフオーマツトであることを
表す判別出力が得られたとき入力端子Ｔ１〜Ｔ３のデー
タを直接ＰＬＬ回路４２に送出し、又は第２のフオーマ
ツトであることを表す判別出力が得られたとき入力端子
Ｔ１〜Ｔ３のデータをメモリ回路５２に入力すると共
に、上記フオーマツト変換回路５４において上記第１の
フオーマツトに変換されて得られる出力データをＰＬＬ
回路４２に送出するスイツチ手段（５１、５５）とを設
ける。
Ｆ作用 フオーマツト判別回路６０は、バスライン３２のラツチ
ラインＬＡＴの信号を常時監視し、ラツチ信号が到来し
ないとき、ＰＬＬ回路４２に対する専用のフオーマツ
ト、すなわち第１のフオーマツトのデータがバスライン
３２を通じて転送されて来たと判別する。このときフオ
ーマツト判別手段６０はスイツチ手段（５１、５５）を
動作させ、これによりバスライン３２から取り込んだデ
ータをメモリ回路５２に入力させると共に、その出力デ
ータのフオーマツトをフオーマツト変換回路５４におい
て第２のフオーマツトからＰＬＬ回路４２に専用の第１
のフオーマツトに変換させて、スイツチ手段（５１、５
５）を通じてＰＬＬ回路４２に送出させる。
ラインＬＡＴの信号を常時監視し、ラツチ信号が到来し
ないとき、ＰＬＬ回路４２に対する専用のフオーマツ
ト、すなわち第１のフオーマツトのデータがバスライン
３２を通じて転送されて来たと判別する。このときフオ
ーマツト判別手段６０はスイツチ手段（５１、５５）を
動作させ、これによりバスライン３２から取り込んだデ
ータをメモリ回路５２に入力させると共に、その出力デ
ータのフオーマツトをフオーマツト変換回路５４におい
て第２のフオーマツトからＰＬＬ回路４２に専用の第１
のフオーマツトに変換させて、スイツチ手段（５１、５
５）を通じてＰＬＬ回路４２に送出させる。
これに対してフオーマツト判別手段６０はラツチ信号が
到来しなくなつたとき、バスライン３２には第２のフオ
ーマツトのデータが転送されて来たと判別する。このと
きフオーマツト判別手段６０はスイツチ手段（５１、５
５）を動作させ、これによりバスライン３２から取り込
んだデータをフオーマツトの変換をさせずに直接ＰＬＬ
回路４２に送出させる。
到来しなくなつたとき、バスライン３２には第２のフオ
ーマツトのデータが転送されて来たと判別する。このと
きフオーマツト判別手段６０はスイツチ手段（５１、５
５）を動作させ、これによりバスライン３２から取り込
んだデータをフオーマツトの変換をさせずに直接ＰＬＬ
回路４２に送出させる。
かくして上述のＰＬＬ制御装置によれば、ＰＬＬ回路４
２に専用の第１のフオーマツトを有するデータが到来し
たときと、この専用のフオーマツトとは異なる第２のフ
オーマツトを有するデータが到来したときのいずれの場
合においても、従来から用いられているＰＬＬ回路４２
を用いて、その専用のフオーマツトとは異なるフオーマ
ツトを有するデータによつてもＰＬＬ回路４２を制御で
きるようにし得る。
２に専用の第１のフオーマツトを有するデータが到来し
たときと、この専用のフオーマツトとは異なる第２のフ
オーマツトを有するデータが到来したときのいずれの場
合においても、従来から用いられているＰＬＬ回路４２
を用いて、その専用のフオーマツトとは異なるフオーマ
ツトを有するデータによつてもＰＬＬ回路４２を制御で
きるようにし得る。
Ｇ実施例 以下図面について本発明の一実施例を詳述する。第２図
はテレビジヨン受像機の全体構成を示すもので、第４図
との対応部分に同一符号を付して示すように、アンテナ
１を介してＩＣ化されたチユーナ回路部２において得た
中間周波信号を中間周波プロセツサ構成の中間周波回路
部３に供給し、その出力端に得られるビデオ信号をビデ
オ信号プロセツサ構成のビデオ回路部４に供給すること
により、その出力端に得られるＲＧＢ信号を陰極線管５
に供給する。また中間周波回路部３の出力端に得られる
オーデイオ信号ＳＡはオーデイオ回路６に与えられ、そ
のオーデイオ出力をスピーカ７に供給する。
はテレビジヨン受像機の全体構成を示すもので、第４図
との対応部分に同一符号を付して示すように、アンテナ
１を介してＩＣ化されたチユーナ回路部２において得た
中間周波信号を中間周波プロセツサ構成の中間周波回路
部３に供給し、その出力端に得られるビデオ信号をビデ
オ信号プロセツサ構成のビデオ回路部４に供給すること
により、その出力端に得られるＲＧＢ信号を陰極線管５
に供給する。また中間周波回路部３の出力端に得られる
オーデイオ信号ＳＡはオーデイオ回路６に与えられ、そ
のオーデイオ出力をスピーカ７に供給する。
ここで各回路部は、ＣＰＵ３１のバスライン３２に結合
され、ＣＰＵ３１によつて全体的に制御される。
され、ＣＰＵ３１によつて全体的に制御される。
バスライン３２には調整端子３５が接続され、工場出荷
時にこの調整端子３５に例えばコンピユータ構成の調整
装置３６を接続すると共に、当該調整装置３６から供給
される調整操作データに基づいて、各回路部を所定の調
整状態に設定できるようになされている。
時にこの調整端子３５に例えばコンピユータ構成の調整
装置３６を接続すると共に、当該調整装置３６から供給
される調整操作データに基づいて、各回路部を所定の調
整状態に設定できるようになされている。
第２図の構成において、ＣＰＵ３１のバスライン３２は
Ｉ２Ｃバスで構成されている。Ｉ２Ｃバスは、データラ
イン及びクロツクラインを有し、このデータライン及び
クロツクラインを各回路部分２、３、４、６が共通に用
いて、ＣＰＵ３１との間にデータを授受するようになさ
れ、かくしてＣＰＵ３１の制御の下に、バスライン３２
に接続されている回路部分を全体としてコントロールす
る。
Ｉ２Ｃバスで構成されている。Ｉ２Ｃバスは、データラ
イン及びクロツクラインを有し、このデータライン及び
クロツクラインを各回路部分２、３、４、６が共通に用
いて、ＣＰＵ３１との間にデータを授受するようになさ
れ、かくしてＣＰＵ３１の制御の下に、バスライン３２
に接続されている回路部分を全体としてコントロールす
る。
このＩ２Ｃバスでなるバスライン３２のデータラインに
は、第３図に示すフオーマツトを有するデータがＣＰＵ
３１から各回路部分に転送される。すなわちＣＰＵ３１
は、スタートビツトＤ１に続いてデータを転送すべきデ
バイスに付されているアドレスデータＤ２（８ビツトで
なる）を送出し、当該デバイスから１ビツトのアンサ信
号Ｄ３を受けるようになされている。その後ひき続いて
８ビツトのデータ及び１ビツトのアンサ信号でなる１バ
イトのデータを３バイト分連続してなるデータが転送さ
れ、かくしてアドレスデータＤ２によつて指定されたデ
バイスに対するデータの転送を終了するようになされて
いる。
は、第３図に示すフオーマツトを有するデータがＣＰＵ
３１から各回路部分に転送される。すなわちＣＰＵ３１
は、スタートビツトＤ１に続いてデータを転送すべきデ
バイスに付されているアドレスデータＤ２（８ビツトで
なる）を送出し、当該デバイスから１ビツトのアンサ信
号Ｄ３を受けるようになされている。その後ひき続いて
８ビツトのデータ及び１ビツトのアンサ信号でなる１バ
イトのデータを３バイト分連続してなるデータが転送さ
れ、かくしてアドレスデータＤ２によつて指定されたデ
バイスに対するデータの転送を終了するようになされて
いる。
第３図のフオーマツトを有するデータがＣＰＵ３１から
バスライン３２に送出されると、当該送出されたデータ
に含まれているアドレスデータＤ２が割り当てられたデ
バイスに取り込まれて行き、これにより各回路部分に対
して共通に設けられたバスライン３２を用いて、複数の
デバイスに対するデータが順次自分割的に転送されて行
く。
バスライン３２に送出されると、当該送出されたデータ
に含まれているアドレスデータＤ２が割り当てられたデ
バイスに取り込まれて行き、これにより各回路部分に対
して共通に設けられたバスライン３２を用いて、複数の
デバイスに対するデータが順次自分割的に転送されて行
く。
以上の構成に加えて、チユーナ回路部２のＰＬＬ回路１
１及びバスライン３２間には、第１図に示すように、そ
れぞれＩＣで構成されたチユーナ用インターフエイス回
路４１が設けられ、このチユーナ用インターフエイス回
路４１を介して、バスライン３２のデータを、ＰＬＬ回
路４２、バンド切換回路４３、ＡＧＣ電圧発生回路４
４、ＡＧＣ検出回路４５に供給する。
１及びバスライン３２間には、第１図に示すように、そ
れぞれＩＣで構成されたチユーナ用インターフエイス回
路４１が設けられ、このチユーナ用インターフエイス回
路４１を介して、バスライン３２のデータを、ＰＬＬ回
路４２、バンド切換回路４３、ＡＧＣ電圧発生回路４
４、ＡＧＣ検出回路４５に供給する。
ここでバンド切換回路４３は、バスライン３２からチユ
ーナ用インターフエイス回路４１を介してバンド切換デ
ータを取り込み、選局されたチヤンネルの属するバンド
（すなわちＶＨＦローバンド又はハイバンド、ＵＨＦバ
ンド）について、チユーナが所定の周波数特性を呈する
ようにチユーナに設けられている共振回路の共振定数を
変更制御するようになされている。
ーナ用インターフエイス回路４１を介してバンド切換デ
ータを取り込み、選局されたチヤンネルの属するバンド
（すなわちＶＨＦローバンド又はハイバンド、ＵＨＦバ
ンド）について、チユーナが所定の周波数特性を呈する
ようにチユーナに設けられている共振回路の共振定数を
変更制御するようになされている。
またＡＧＣ検出回路４５は、チユーナの出力側に得られ
る中間周波信号の信号レベルを検出して、チユーナ用イ
ンターフエイス回路４１を介し、さらにバスライン３２
を介してＣＰＵ３１に転送する。このときＣＰＵ３１
は、バスライン３２にＡＧＣ電圧制御データを送出す
る。このＡＧＣ電圧制御データは、チユーナ用インター
フエイス回路４１を介してＡＧＣ電圧発生回路４４に供
給され、このＡＧＣ電圧発生回路４４はチユーナの入力
端側にフイードバツクすべきＡＧＣ電圧を発生する。
る中間周波信号の信号レベルを検出して、チユーナ用イ
ンターフエイス回路４１を介し、さらにバスライン３２
を介してＣＰＵ３１に転送する。このときＣＰＵ３１
は、バスライン３２にＡＧＣ電圧制御データを送出す
る。このＡＧＣ電圧制御データは、チユーナ用インター
フエイス回路４１を介してＡＧＣ電圧発生回路４４に供
給され、このＡＧＣ電圧発生回路４４はチユーナの入力
端側にフイードバツクすべきＡＧＣ電圧を発生する。
チユーナ用インターフエイス回路４１は、ＰＬＬ制御回
路５０を有し、その入力端子Ｔ１〜Ｔ３を介し、さらに
スイツチ回路５１を介してバスライン３２をメモリ回路
５２に結合し、これによりバスライン３２から到来した
データをメモリ回路５２に一旦取り込んだ後、当該取り
込んだデータに基づいてチユーナ用インターフエイス回
路４１の内部における処理を実行する。またチユーナ用
インターフエイス回路４１からＣＰＵ３１へデータを転
送する場合にも、一旦メモリ回路５２にデータを取り込
んだ後、当該データをバスライン３２を介してＣＰＵ３
１へ送出する。
路５０を有し、その入力端子Ｔ１〜Ｔ３を介し、さらに
スイツチ回路５１を介してバスライン３２をメモリ回路
５２に結合し、これによりバスライン３２から到来した
データをメモリ回路５２に一旦取り込んだ後、当該取り
込んだデータに基づいてチユーナ用インターフエイス回
路４１の内部における処理を実行する。またチユーナ用
インターフエイス回路４１からＣＰＵ３１へデータを転
送する場合にも、一旦メモリ回路５２にデータを取り込
んだ後、当該データをバスライン３２を介してＣＰＵ３
１へ送出する。
この実施例の場合、バスライン３２からメモリ回路５２
に取り込まれるデータは、第３図について上述したよう
に、Ｉ２Ｃバスに特有のフオーマツトを有し、そのアド
レスデータＤ２をタイミング制御回路５３によつて読み
取らせ、各回路４２、４３、４４、４５に対応するタイ
ミング信号ＡＤ１、ＡＤ２、ＡＤ３、ＡＤ４を発生す
る。タイミング信号ＡＤ１は、フオーマツト変換回路５
４に与えられ、メモリ回路５２に記憶されているデータ
をタイミング信号ＡＤ１が与えられたときフオーマツト
変換回路５４に取り込んでＰＬＬ回路４２が応動動作す
ることができるような専用のフオーマツトすなわち第１
のフオーマツトのデータに変換する。かくしてフオーマ
ツト変換回路５４において変換して得られたデータＤ１
はスイツチ回路５５を通じてチユーナ用インターフエイ
ス回路４１からＰＬＬ回路４２に供給される。
に取り込まれるデータは、第３図について上述したよう
に、Ｉ２Ｃバスに特有のフオーマツトを有し、そのアド
レスデータＤ２をタイミング制御回路５３によつて読み
取らせ、各回路４２、４３、４４、４５に対応するタイ
ミング信号ＡＤ１、ＡＤ２、ＡＤ３、ＡＤ４を発生す
る。タイミング信号ＡＤ１は、フオーマツト変換回路５
４に与えられ、メモリ回路５２に記憶されているデータ
をタイミング信号ＡＤ１が与えられたときフオーマツト
変換回路５４に取り込んでＰＬＬ回路４２が応動動作す
ることができるような専用のフオーマツトすなわち第１
のフオーマツトのデータに変換する。かくしてフオーマ
ツト変換回路５４において変換して得られたデータＤ１
はスイツチ回路５５を通じてチユーナ用インターフエイ
ス回路４１からＰＬＬ回路４２に供給される。
同様にしてメモリ回路５２に取り込まれたデータのアド
レスが、バンド切換回路４３、ＡＧＣ電圧発生回路４
４、ＡＧＣ検出回路４５のときには、タイミング制御回
路５３はそれぞれタイミング信号ＡＤ２、ＡＤ３、ＡＤ
４を発生してそれぞれバンド切換制御回路４９、デジタ
ル／アナログ変換回路５６、アナログ／デジタル変換回
路５７に与え、メモリ回路５２から対応するデータをバ
ンド切換回路４３、ＡＧＣ電圧発生回路４４に供給し、
又はＡＧＣ検出回路４５において検出された検出信号を
メモリ回路５２に取り込んでバスライン３２に転送す
る。
レスが、バンド切換回路４３、ＡＧＣ電圧発生回路４
４、ＡＧＣ検出回路４５のときには、タイミング制御回
路５３はそれぞれタイミング信号ＡＤ２、ＡＤ３、ＡＤ
４を発生してそれぞれバンド切換制御回路４９、デジタ
ル／アナログ変換回路５６、アナログ／デジタル変換回
路５７に与え、メモリ回路５２から対応するデータをバ
ンド切換回路４３、ＡＧＣ電圧発生回路４４に供給し、
又はＡＧＣ検出回路４５において検出された検出信号を
メモリ回路５２に取り込んでバスライン３２に転送す
る。
ＰＬＬ制御回路５０のタイミング制御回路５３及びＣＰ
Ｕ３１には、ビデオ信号プロセツサ４（第２図）から発
生される垂直同期信号ＶＳＹＮＣが与えられ、受信した
映像信号が垂直同期区間に入つている間において、ＣＰ
Ｕ３１からバスライン３２を介してチユーナ用インター
フエイス回路４１にデータを転送すると共に、これと同
期してタイミング制御回路５３がタイミング信号ＡＤ１
〜ＡＤ４を送出することにより、チユーナ回路部２の各
回路が垂直同期信号ＶＳＹＮＣに同期してデータの取込
動作又は送出動作を実行するようになされ、かくしてチ
ユーナ回路部２の各回路に対する制御を、垂直同期区間
の間に実行し得るようになされている。この結果、チユ
ーナ回路部２において、微小な映像信号を処理している
間に、不用なビート信号成分を混入させないようにし得
る。
Ｕ３１には、ビデオ信号プロセツサ４（第２図）から発
生される垂直同期信号ＶＳＹＮＣが与えられ、受信した
映像信号が垂直同期区間に入つている間において、ＣＰ
Ｕ３１からバスライン３２を介してチユーナ用インター
フエイス回路４１にデータを転送すると共に、これと同
期してタイミング制御回路５３がタイミング信号ＡＤ１
〜ＡＤ４を送出することにより、チユーナ回路部２の各
回路が垂直同期信号ＶＳＹＮＣに同期してデータの取込
動作又は送出動作を実行するようになされ、かくしてチ
ユーナ回路部２の各回路に対する制御を、垂直同期区間
の間に実行し得るようになされている。この結果、チユ
ーナ回路部２において、微小な映像信号を処理している
間に、不用なビート信号成分を混入させないようにし得
る。
以上の構成に加えて、チユーナ用インターフエイス回路
４１はフオーマツト判別回路６０を有し、ＰＬＬ回路４
２が応動動作できるような専用のフオーマツトのデータ
がバスライン３２から供給されたとき、これを判定して
そのフオーマツトを変換処理せずに直接ＰＬＬ回路４２
に供給できるようにする。
４１はフオーマツト判別回路６０を有し、ＰＬＬ回路４
２が応動動作できるような専用のフオーマツトのデータ
がバスライン３２から供給されたとき、これを判定して
そのフオーマツトを変換処理せずに直接ＰＬＬ回路４２
に供給できるようにする。
フオーマツト判別回路６０は、発振回路６１へ発振出力
パルスを分周器６２において分周し、その分周出力パル
スをカウンタ６３によつてカウントする。カウンタ６３
はバスライン３２を構成するラツチラインＬＡＴに接続
され、ラツチラインＬＡＴからラツチ信号が到来したと
きこれをカウントイネーブル端子に受けてカウント動作
を開始するようになされている。ここでカウンタ６３は
ラツチラインＬＡＴから到来するラツチ信号の立上り幅
より短い時間でキヤリー信号を送出するように設定さ
れ、そのキヤリー信号に基づいて切換制御信号ＳＷＣを
発生し、これをスイツチ回路５１及び５５に与える。
パルスを分周器６２において分周し、その分周出力パル
スをカウンタ６３によつてカウントする。カウンタ６３
はバスライン３２を構成するラツチラインＬＡＴに接続
され、ラツチラインＬＡＴからラツチ信号が到来したと
きこれをカウントイネーブル端子に受けてカウント動作
を開始するようになされている。ここでカウンタ６３は
ラツチラインＬＡＴから到来するラツチ信号の立上り幅
より短い時間でキヤリー信号を送出するように設定さ
れ、そのキヤリー信号に基づいて切換制御信号ＳＷＣを
発生し、これをスイツチ回路５１及び５５に与える。
スイツチ回路５１は、切換制御信号ＳＷＣが発生してい
ないとき、入力端子Ｔ１、Ｔ２、Ｔ３を通じてデータラ
インＤＡＬ、クロツクラインＣＬＫ、ラツチ信号ライン
ＬＡＴから入力される信号を接点ａを通じてメモリ回路
５２に入力する。このときスイツチ回路５５は、フオー
マツト変換回路５４の変換出力Ｄ１を、同様にして、接
点ａを通じてＰＬＬ回路４２に供給する。
ないとき、入力端子Ｔ１、Ｔ２、Ｔ３を通じてデータラ
インＤＡＬ、クロツクラインＣＬＫ、ラツチ信号ライン
ＬＡＴから入力される信号を接点ａを通じてメモリ回路
５２に入力する。このときスイツチ回路５５は、フオー
マツト変換回路５４の変換出力Ｄ１を、同様にして、接
点ａを通じてＰＬＬ回路４２に供給する。
これに対して切換制御信号ＳＷＣが発生したとき、スイ
ツチ回路５１及び５５は接点ａ側から接点ｂ側に切換わ
り、これにより入力端子Ｔ１、Ｔ２、Ｔ３を通じて入力
される信号をスイツチ回路５１、５５を順次通じて直接
ＰＬＬ回路４２に送出する。
ツチ回路５１及び５５は接点ａ側から接点ｂ側に切換わ
り、これにより入力端子Ｔ１、Ｔ２、Ｔ３を通じて入力
される信号をスイツチ回路５１、５５を順次通じて直接
ＰＬＬ回路４２に送出する。
以上の構成において、バスライン３２として、Ｉ２Ｃバ
スが用いられている場合には、バスライン３２はデータ
ラインＤＡＬ及びクロツクラインＣＬＫを用いてデータ
を転送し、従つてチユーナインターフエイス回路４１に
転送されて来るデータは、ＰＬＬ回路４２を応動動作さ
せることができない第２のフオーマツトをもつている。
スが用いられている場合には、バスライン３２はデータ
ラインＤＡＬ及びクロツクラインＣＬＫを用いてデータ
を転送し、従つてチユーナインターフエイス回路４１に
転送されて来るデータは、ＰＬＬ回路４２を応動動作さ
せることができない第２のフオーマツトをもつている。
この状態では、ラツチ信号ラインＬＡＴにラツチ信号が
到来しないので、これをフオーマツト判別回路６０が判
別する。すなわちカウンタ６３はカウント動作を開始し
ないことにより、切換制御信号ＳＷＣを発生しない状態
を維持する。従つてスイツチ回路５１及び５５は接点ａ
側に接続した状態になり、これにより入力端子Ｔ１及び
Ｔ２を通じてデータラインＤＡＬ及びクロツクラインＣ
ＬＫから到来したデータ及びクロツク信号がメモリ回路
５２に記憶される。
到来しないので、これをフオーマツト判別回路６０が判
別する。すなわちカウンタ６３はカウント動作を開始し
ないことにより、切換制御信号ＳＷＣを発生しない状態
を維持する。従つてスイツチ回路５１及び５５は接点ａ
側に接続した状態になり、これにより入力端子Ｔ１及び
Ｔ２を通じてデータラインＤＡＬ及びクロツクラインＣ
ＬＫから到来したデータ及びクロツク信号がメモリ回路
５２に記憶される。
このときメモリ回路５２に記憶されたデータは、フオー
マツト変換回路５４においてＰＬＬ回路４２が応動動作
できる第２のフオーマツトに変換された後、スイツチ回
路５５を通じてＰＬＬ回路４２に供給される。
マツト変換回路５４においてＰＬＬ回路４２が応動動作
できる第２のフオーマツトに変換された後、スイツチ回
路５５を通じてＰＬＬ回路４２に供給される。
かくしてＰＬＬ制御回路５０は、バスライン３２から、
ＰＬＬ回路４２が応動動作し得ない第２のフオーマツト
のデータが到来したときは、これを応動動作し得る第２
のフオーマツトに変換してＰＬＬ回路４２に供給するこ
とにより、異なるフオーマツトをもつデータを用いたバ
スシステムであつても、ＰＬＬ回路４２をそのまま適用
できるようにし得る。
ＰＬＬ回路４２が応動動作し得ない第２のフオーマツト
のデータが到来したときは、これを応動動作し得る第２
のフオーマツトに変換してＰＬＬ回路４２に供給するこ
とにより、異なるフオーマツトをもつデータを用いたバ
スシステムであつても、ＰＬＬ回路４２をそのまま適用
できるようにし得る。
そしてこの状態においては、メモリ回路５２に記憶した
データを用いてチユーナ回路部２を構成する他の回路、
すなわちバンド切換回路４３、ＡＧＣ電圧発生回路４
４、ＡＧＣ検出回路４５を制御することができ、従つて
Ｉ２Ｃバスのように、多数のデバイスに対して共通に設
けたバスラインを用いて共通のＣＰＵによつて制御する
ようなシステムにＰＬＬ回路４２を適合させることがで
きる。
データを用いてチユーナ回路部２を構成する他の回路、
すなわちバンド切換回路４３、ＡＧＣ電圧発生回路４
４、ＡＧＣ検出回路４５を制御することができ、従つて
Ｉ２Ｃバスのように、多数のデバイスに対して共通に設
けたバスラインを用いて共通のＣＰＵによつて制御する
ようなシステムにＰＬＬ回路４２を適合させることがで
きる。
これに対して、バスライン３２を通じて、第４図につい
て上述したように、ＰＬＬ回路４２に専用のフオーマツ
トを有するデータが到来した場合には、ラツチラインＬ
ＡＴ（第５図）から入力端子Ｔ３にラツチ信号が到来す
ることにより、フオーマツト判別回路６０のカウンタ６
３がカウント動作して切換制御信号ＳＷＣを発生する。
て上述したように、ＰＬＬ回路４２に専用のフオーマツ
トを有するデータが到来した場合には、ラツチラインＬ
ＡＴ（第５図）から入力端子Ｔ３にラツチ信号が到来す
ることにより、フオーマツト判別回路６０のカウンタ６
３がカウント動作して切換制御信号ＳＷＣを発生する。
このときスイッチ回路５１及び５５は、入力端子Ｔ１、
Ｔ２、Ｔ３から到来したデータを直接ＰＬＬ回路４２に
送出し、従つてこの場合にもＰＬＬ回路４２を応動動作
させることができる。
Ｔ２、Ｔ３から到来したデータを直接ＰＬＬ回路４２に
送出し、従つてこの場合にもＰＬＬ回路４２を応動動作
させることができる。
そこで第１図の構成のＰＬＬ制御回路５０を用いれば、
ＰＬＬ回路４２について専用のフオーマツトを有する制
御データを供給するバスシステムを用いた場合のみなら
ず、それ以外のフオーマツトを有する制御データを供給
するバスシステムを用いた場合にも、ＰＬＬ回路４２の
構成を変更せずに共用し得るような互換性をもたせるこ
とができる。
ＰＬＬ回路４２について専用のフオーマツトを有する制
御データを供給するバスシステムを用いた場合のみなら
ず、それ以外のフオーマツトを有する制御データを供給
するバスシステムを用いた場合にも、ＰＬＬ回路４２の
構成を変更せずに共用し得るような互換性をもたせるこ
とができる。
因に、ＰＬＬ回路４２に専用のフオーマツトを有する制
御データでＰＬＬ回路４２を制御する場合には、チユー
ナ回路部２の他の回路、すなわちバンド切換回路４３、
ＡＧＣ電圧発生回路４４、ＡＧＣ検出回路４５の制御
は、それぞれ専用の制御回路を用いて実行される。
御データでＰＬＬ回路４２を制御する場合には、チユー
ナ回路部２の他の回路、すなわちバンド切換回路４３、
ＡＧＣ電圧発生回路４４、ＡＧＣ検出回路４５の制御
は、それぞれ専用の制御回路を用いて実行される。
なお上述においては、本発明をテレビジヨンチユーナ回
路のＰＬＬ回路に適用した場合について述べたが、適用
範囲はこれに限らず、要はプログラマブル分周器の分周
比を制御することによつて発振出力の周波数を制御する
ようにしたＰＬＬ回路に広く適用し得る。
路のＰＬＬ回路に適用した場合について述べたが、適用
範囲はこれに限らず、要はプログラマブル分周器の分周
比を制御することによつて発振出力の周波数を制御する
ようにしたＰＬＬ回路に広く適用し得る。
Ｈ発明の効果 以上のように本発明によれば、ＰＬＬ回路を専用のフオ
ーマツトをもつ制御データに応動動作させるのみなら
ず、専用のフオーマツトとは異なる他のフオーマツトを
もつ制御データにも応動動作させることができることに
より、当該異なるフオーマツトのデータを用いるバスラ
インを有するシステムにも、容易にＰＬＬ回路を適合さ
せることができる。
ーマツトをもつ制御データに応動動作させるのみなら
ず、専用のフオーマツトとは異なる他のフオーマツトを
もつ制御データにも応動動作させることができることに
より、当該異なるフオーマツトのデータを用いるバスラ
インを有するシステムにも、容易にＰＬＬ回路を適合さ
せることができる。
第１図は本発明によるＰＬＬ制御装置の一実施例を示す
ブロツク図、第２図は第１図のＰＬＬ制御装置を使用し
たテレビジヨン受像機の構成を示すブロツク図、第３図
は第２図のバスラインを通じて転送されるデータのフオ
ーマツトを示す略線図、第４図は従来のテレビジヨン受
像機を示すブロツク図、第５図はそのバスライン１３の
構成を示す略線図である。 ２……チユーナ回路部、１１……ＰＬＬ回路、３１……
ＣＰＵ、３２……バスライン、４１……チユーナ用イン
ターフエイス回路、４２……ＰＬＬ回路、４３……バン
ド切換回路、４４……ＡＧＣ電圧発生回路、４５……Ａ
ＧＣ検出回路、５１、５５……スイツチ回路、５２……
メモリ回路、５３……タイミング制御回路、５４……フ
オーマツト変換回路、４９……バンド切換制御回路、５
６……デイジタル／アナログ回路、５７……アナログ／
デイジタル回路、６０……フオーマツト判別回路。
ブロツク図、第２図は第１図のＰＬＬ制御装置を使用し
たテレビジヨン受像機の構成を示すブロツク図、第３図
は第２図のバスラインを通じて転送されるデータのフオ
ーマツトを示す略線図、第４図は従来のテレビジヨン受
像機を示すブロツク図、第５図はそのバスライン１３の
構成を示す略線図である。 ２……チユーナ回路部、１１……ＰＬＬ回路、３１……
ＣＰＵ、３２……バスライン、４１……チユーナ用イン
ターフエイス回路、４２……ＰＬＬ回路、４３……バン
ド切換回路、４４……ＡＧＣ電圧発生回路、４５……Ａ
ＧＣ検出回路、５１、５５……スイツチ回路、５２……
メモリ回路、５３……タイミング制御回路、５４……フ
オーマツト変換回路、４９……バンド切換制御回路、５
６……デイジタル／アナログ回路、５７……アナログ／
デイジタル回路、６０……フオーマツト判別回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 熊本 研一郎 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (56)参考文献 特開 昭58−87944（ＪＰ，Ａ) 特開 昭57−39613（ＪＰ，Ａ) 特開 昭56−61838（ＪＰ，Ａ) 特開 昭58−136128（ＪＰ，Ａ)
Claims (2)
- 【請求項１】データライン、クロツクライン、及びラツ
チラインからなるバスラインに接続された入力端子と、 第１のフオーマツトのデータに応動してプログラマブル
分周器の分周比を制御されるＰＬＬ回路と、 上記ラツチラインに対応する上記入力端子に接続され、
上記バスラインから供給されるデータが上記第１のフオ
ーマツトをもつているか、又はこれとは異なる第２のフ
オーマツトをもつているかを判別するフオーマツト判別
手段と、 上記バスラインからデータが供給されたとき当該データ
を記憶するメモリ回路と、 上記メモリ回路の出力データのフオーマツトを上記第２
のフオーマツトから上記第１のフオーマツトに変換して
出力するフオーマツト変換回路と、 上記フオーマツト判別手段の判別出力によつて制御さ
れ、上記バスラインから供給されたデータが上記第１の
フオーマツトであることを表す判別出力が得られたとき
上記入力端子のデータを直接上記ＰＬＬ回路に送出し、
又は上記第２のフオーマツトであることを表す判別出力
が得られたとき上記入力端子のデータを上記メモリ回路
に入力すると共に上記フオーマツト変換回路において上
記第１のフオーマツトに変換されて得られる出力データ
を上記ＰＬＬ回路に送出するスイツチ手段と を具えることを特徴とするＰＬＬ制御装置。 - 【請求項２】上記フオーマツト変換回路の出力側に、テ
レビジヨン信号の垂直同期信号を受けるタイミング制御
回路が介挿され、上記垂直同期期間中に上記フオーマツ
ト変換回路の出力を、上記スイツチ手段を介して上記Ｐ
ＬＬ回路に供給するようにしてなる特許請求の範囲第１
項に記載のＰＬＬ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60165460A JPH0659018B2 (ja) | 1985-07-25 | 1985-07-25 | Ｐｌｌ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60165460A JPH0659018B2 (ja) | 1985-07-25 | 1985-07-25 | Ｐｌｌ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6225508A JPS6225508A (ja) | 1987-02-03 |
| JPH0659018B2 true JPH0659018B2 (ja) | 1994-08-03 |
Family
ID=15812837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60165460A Expired - Lifetime JPH0659018B2 (ja) | 1985-07-25 | 1985-07-25 | Ｐｌｌ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0659018B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2684657B2 (ja) * | 1987-11-13 | 1997-12-03 | ヤマハ株式会社 | 光ディスク記録方法 |
| US4901036A (en) * | 1989-06-29 | 1990-02-13 | Motorola, Inc. | Frequency synthesizer with an interface controller and buffer memory |
-
1985
- 1985-07-25 JP JP60165460A patent/JPH0659018B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6225508A (ja) | 1987-02-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5857115A (en) | Method for controlling power to individual audio-video units making up an audio-video system | |
| JPS6373779A (ja) | サテライトｔｖ放送録画装置 | |
| JPH0381354B2 (ja) | ||
| US20030112367A1 (en) | Digital broadcast signal reception set-top box facilitating resolution settings for a digital broadcast signal | |
| US6826776B1 (en) | Method and apparatus for determining signal path | |
| US4743968A (en) | Electronic apparatus control system | |
| EP0679039B1 (en) | Method of producing a television receiver | |
| US6002449A (en) | Integrated television processor | |
| US4751574A (en) | Electronic apparatus control system | |
| JPH0659018B2 (ja) | Ｐｌｌ制御装置 | |
| JPH0746400B2 (ja) | 共通母線マルチノード・センサ装置を含んだ原子力プラント | |
| US5594907A (en) | Apparatus for locking/unlocking a number of units connected to a master unit | |
| US6603816B1 (en) | Receiver and receiving-decoding method | |
| JPH11275488A (ja) | デジタル放送受信機 | |
| US6445420B1 (en) | Apparatus for detecting data in a vertical blanking period of a radio frequency broadcasting signal | |
| US6292223B1 (en) | Receiving device for receiving video and teletext signals | |
| JP3277152B2 (ja) | デジタル放送受信装置 | |
| KR0135154B1 (ko) | 비디오 카세트 레코더의 테스트 패턴 신호 발생장치 | |
| JP3060002U (ja) | 集積回路 | |
| JPH05292417A (ja) | チューナの選局制御方法 | |
| JPH0551232B2 (ja) | ||
| JP2667852B2 (ja) | 車載用テレビジョン受信機 | |
| JP2775813B2 (ja) | 映像アナログ・デジタル変換装置 | |
| RU2000673C1 (ru) | Устройство приема цифровых сигналов дополнительной информации | |
| JPS6128451Y2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |