JPS6220634B2 - - Google Patents
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- Publication number
- JPS6220634B2 JPS6220634B2 JP56137923A JP13792381A JPS6220634B2 JP S6220634 B2 JPS6220634 B2 JP S6220634B2 JP 56137923 A JP56137923 A JP 56137923A JP 13792381 A JP13792381 A JP 13792381A JP S6220634 B2 JPS6220634 B2 JP S6220634B2
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- JP
- Japan
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- data
- flop
- flip
- mos transistor
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- Expired
Links
- 230000015654 memory Effects 0.000 claims description 13
- 239000004065 semiconductor Substances 0.000 claims description 5
- 230000014759 maintenance of location Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000003068 static effect Effects 0.000 description 3
- 239000000470 constituent Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000013500 data storage Methods 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は半導体メモリ装置に関し、更に詳しく
は２個のインバータをクロスカツプル接続したフ
リツプフロツプを情報の記憶部とするスタテイツ
クRAM用メモリ装置に関する。
は２個のインバータをクロスカツプル接続したフ
リツプフロツプを情報の記憶部とするスタテイツ
クRAM用メモリ装置に関する。
従来からスタテイツクRAMの代表的なセル構
造として第１図ａ〜ｃに示すように、２個のイン
バータをクロスカツプル接続したフリツプフロツ
プをデータ保持用とするものがある。第１図ａ〜
ｃのセル構造の違いはフリツプフロツプの負荷素
子をそれぞれ高抵抗素子、エンハンスメント形
MOSトランジスタ或いはデプリージヨン形MOS
トランジスタで構成している点であり、反面いず
れのセル構造もデータの書込み／読出し用のトラ
ンスフアゲートMOSトランジスタが高レベル信
号のデータ線及び低レベル信号のデータ線の夫々
に１個ずつ計２個設けられている点で共通してい
る。
造として第１図ａ〜ｃに示すように、２個のイン
バータをクロスカツプル接続したフリツプフロツ
プをデータ保持用とするものがある。第１図ａ〜
ｃのセル構造の違いはフリツプフロツプの負荷素
子をそれぞれ高抵抗素子、エンハンスメント形
MOSトランジスタ或いはデプリージヨン形MOS
トランジスタで構成している点であり、反面いず
れのセル構造もデータの書込み／読出し用のトラ
ンスフアゲートMOSトランジスタが高レベル信
号のデータ線及び低レベル信号のデータ線の夫々
に１個ずつ計２個設けられている点で共通してい
る。
処で半導体回路の集積化が活発に行われ、特に
半導体メモリにおいては高集積密度が要求されて
おり、素子自身の形状を小さくするだけでなく構
成素数をできるだけ減少させた回路の開発が望ま
れている。
半導体メモリにおいては高集積密度が要求されて
おり、素子自身の形状を小さくするだけでなく構
成素数をできるだけ減少させた回路の開発が望ま
れている。
本発明は上記従来のメモリ装置における要望に
鑑みてなされたもので、構成素子数の減少を図つ
たメモリセル構造及びそれ等を確実に動作させ得
る信号発生回路をもつ半導体メモリ装置を提供す
るものである。以下に実施例を挙げて本発明を詳
細に説明する。
鑑みてなされたもので、構成素子数の減少を図つ
たメモリセル構造及びそれ等を確実に動作させ得
る信号発生回路をもつ半導体メモリ装置を提供す
るものである。以下に実施例を挙げて本発明を詳
細に説明する。
まず、メモリセル構造を、前記負荷素子の種類
に対応させて第２図ａ，ｂ，ｃに示す。以下の説
明においては、高抵抗素子R1，R2を負荷素子と
した第１図ａに対応する第２図ａを用いて説明す
る。第２図ａにおいて、高抵抗素子R1にMOSト
ランジスタQ1が接続されてなるインバータと、
高抵抗素子R2にMOSトランジスタQ2が接続され
てなるインバータがクロスカツプル接続されてデ
ータ保持用のフリツプフロツプが構成され、電源
Vccと接地レベル間に接続されている。このよう
なフリツプフロツプに対してデータの書込み／読
出し用のトランスフアゲートMOSトランジスタ
Q0が１個接続され、該トランスフアゲートMOS
トランジスタQ0の他端はデータ線に接続され
て、書込むためのデータ供給及びフリツプフロツ
プから読出されたデータがのせられ、ゲートには
ワード線が接続されてセルが選択される。即ち本
実施例のメモリセル構造は、高レベル信号・低レ
ベル信号に拘わらず１個のトランスフアゲート
MOSトランジスタQ0を介してデータ保持用フリ
ツプフロツプがデータ線に接続される。
に対応させて第２図ａ，ｂ，ｃに示す。以下の説
明においては、高抵抗素子R1，R2を負荷素子と
した第１図ａに対応する第２図ａを用いて説明す
る。第２図ａにおいて、高抵抗素子R1にMOSト
ランジスタQ1が接続されてなるインバータと、
高抵抗素子R2にMOSトランジスタQ2が接続され
てなるインバータがクロスカツプル接続されてデ
ータ保持用のフリツプフロツプが構成され、電源
Vccと接地レベル間に接続されている。このよう
なフリツプフロツプに対してデータの書込み／読
出し用のトランスフアゲートMOSトランジスタ
Q0が１個接続され、該トランスフアゲートMOS
トランジスタQ0の他端はデータ線に接続され
て、書込むためのデータ供給及びフリツプフロツ
プから読出されたデータがのせられ、ゲートには
ワード線が接続されてセルが選択される。即ち本
実施例のメモリセル構造は、高レベル信号・低レ
ベル信号に拘わらず１個のトランスフアゲート
MOSトランジスタQ0を介してデータ保持用フリ
ツプフロツプがデータ線に接続される。
ここで上記セル構造において、ワード線に第１
図ａに示した従来のセル構造の場合と同じワード
線信号を供給した場合には、メモリセルに高レベ
ルデータを書込むことは困難である。そのため実
施例の回路においては、データ書込み時のワード
線信号のレベルＶWを読出し時のワード線信号レ
ベルＶRに比べて高く（ＶW＞ＶR）設定する。読
出し時のワード線信号レベルＶRを電源Vccに選
んだとすると、後述する説明から容易に理解し得
るが、例えば書込み時のワード線信号レベルＶW
は（Vcc＋Vth）に設定する。ただしVthはトラン
スフアゲートMOSトランジスタQ0のしきい値電
圧とする。
図ａに示した従来のセル構造の場合と同じワード
線信号を供給した場合には、メモリセルに高レベ
ルデータを書込むことは困難である。そのため実
施例の回路においては、データ書込み時のワード
線信号のレベルＶWを読出し時のワード線信号レ
ベルＶRに比べて高く（ＶW＞ＶR）設定する。読
出し時のワード線信号レベルＶRを電源Vccに選
んだとすると、後述する説明から容易に理解し得
るが、例えば書込み時のワード線信号レベルＶW
は（Vcc＋Vth）に設定する。ただしVthはトラン
スフアゲートMOSトランジスタQ0のしきい値電
圧とする。
次に第３図の電圧−電流特性図を用いて、上記
セル構造でワード線信号ＶW，ＶRによつてデータ
の書込み及び読出し動作が可能であることを説明
する。第３図の曲線１はトランスフアゲート
MOSトランジスタQ0を無視した場合のデータ保
持用フリツプフロツプ上のＡ点における電圧−電
流特性で、電流の極性はＡ点からMOSトランジ
スタQ1に流れ込む方向を正とする。フリツプフ
ロツプを構成するMOSトランジスタQ1，Q2の形
状及び抵抗素子R1，R2の抵抗値によつて曲線１
は変化し得るがフリツプフロツプが構成されれば
曲線１は決定される。Ａ点では電流の増加に伴つ
て電位が上昇し、Ａ点にゲートが接続された
MOSトランジスタQ2を含む側のインバータが反
転する過程で電流は急激に減少し、一旦電流０に
なつた後高抵抗素子R1が接続されていることか
らわずかに逆方向に流れ、極めてゆるやかな変化
を示して電流は再び電位Vccで０になる。
セル構造でワード線信号ＶW，ＶRによつてデータ
の書込み及び読出し動作が可能であることを説明
する。第３図の曲線１はトランスフアゲート
MOSトランジスタQ0を無視した場合のデータ保
持用フリツプフロツプ上のＡ点における電圧−電
流特性で、電流の極性はＡ点からMOSトランジ
スタQ1に流れ込む方向を正とする。フリツプフ
ロツプを構成するMOSトランジスタQ1，Q2の形
状及び抵抗素子R1，R2の抵抗値によつて曲線１
は変化し得るがフリツプフロツプが構成されれば
曲線１は決定される。Ａ点では電流の増加に伴つ
て電位が上昇し、Ａ点にゲートが接続された
MOSトランジスタQ2を含む側のインバータが反
転する過程で電流は急激に減少し、一旦電流０に
なつた後高抵抗素子R1が接続されていることか
らわずかに逆方向に流れ、極めてゆるやかな変化
を示して電流は再び電位Vccで０になる。
上記のような電圧−電流特性を持つデータ保持
用フロツプフロツプＡ点に対して、トランスフア
ゲートMOSトランジスタQ0の電圧−電流特性を
選ぶことによつて動作点を変化させて書込み／読
出し、特に高いレベルのデータの書込みを可能に
する。
用フロツプフロツプＡ点に対して、トランスフア
ゲートMOSトランジスタQ0の電圧−電流特性を
選ぶことによつて動作点を変化させて書込み／読
出し、特に高いレベルのデータの書込みを可能に
する。
今第２図ａの回路において、フリツプフロツプ
のデータをデータ線に読出す場合の動作を考え
る。
のデータをデータ線に読出す場合の動作を考え
る。
読出し時に、データ線の電位及びワード線信号
レベルにVccの信号が印加されると、トランスフ
アゲートMOSトランジスタQ0はＡ点に対して負
荷となり、電圧−電流特性は第３図の曲線２のよ
うに低電位側１２及び高電位側１３で曲線１に交
わる曲線になる。その結果読出し動作においては
曲線１と曲線２の交点１２又は１３において安定
状態となる。つまりＡ点が低電位である場合、低
電位側の交点１２が安定状態となり、データ保持
用フリツプフロツプのＡ点の低電位は保たれるこ
とになり、メモリデータが破壊される惧れはな
い。またＡ点が高電位である場合には、高電位側
の交点１３で安定状態となり、やはり保持されて
いるデータが破壊されることはない。即ち読出し
動作にあたつては、ワード線にVccの電位を印加
することにより、低電位及び高電位のいずれのデ
ータも破壊されることなくデータ線に読み出され
る。
レベルにVccの信号が印加されると、トランスフ
アゲートMOSトランジスタQ0はＡ点に対して負
荷となり、電圧−電流特性は第３図の曲線２のよ
うに低電位側１２及び高電位側１３で曲線１に交
わる曲線になる。その結果読出し動作においては
曲線１と曲線２の交点１２又は１３において安定
状態となる。つまりＡ点が低電位である場合、低
電位側の交点１２が安定状態となり、データ保持
用フリツプフロツプのＡ点の低電位は保たれるこ
とになり、メモリデータが破壊される惧れはな
い。またＡ点が高電位である場合には、高電位側
の交点１３で安定状態となり、やはり保持されて
いるデータが破壊されることはない。即ち読出し
動作にあたつては、ワード線にVccの電位を印加
することにより、低電位及び高電位のいずれのデ
ータも破壊されることなくデータ線に読み出され
る。
次にデータの書込み動作を説明する。書込み動
作の場合にはワード線に印加する信号レベルを、
前記読出し時の信号レベルVccより高く、前述の
ようにトランスフアゲートMOSトランジスタQ0
のしきい値Vthを加えた（Vcc＋Vth）程度とし、
トランスフアゲートMOSトランジスタQ0の電圧
−電流特性の曲線勾配を急峻にする。
作の場合にはワード線に印加する信号レベルを、
前記読出し時の信号レベルVccより高く、前述の
ようにトランスフアゲートMOSトランジスタQ0
のしきい値Vthを加えた（Vcc＋Vth）程度とし、
トランスフアゲートMOSトランジスタQ0の電圧
−電流特性の曲線勾配を急峻にする。
まず低電位データをフリツプフロツプに書込む
場合、データ線の電位を低電位（ＶB）とする
と、このときトランスフアゲートMOSトランジ
スタQ0の電圧−電流特性は曲線４に示すよう
な、上記低電位ＶBより更に低い電圧１４でのみ
曲線１と交わる変化を示す。従つて入力データ線
の低電位ＶBにより、フリツプフロツプは元の状
態と無関係に交点１４で安定状態となる。結局フ
リツプフロツプのＡ点に低電位データが書込まれ
たことになる。また高電位データをフリツプフロ
ツプに書込む場合、データ線には高電位のVccを
与えられ、ワード線には同様に（Vcc＋Vth）程
度の電位が与えられる。このときトランスフアゲ
ートMOSトランジスタQ0の電圧−電流特性は曲
線３のように、高電圧Vccでのみ曲線１と交わる
（図中１３）。この結果フリツプフロツプのＡ点に
は高電位データが書込めたことになる。即ちトラ
ンスフアゲートMOSトランジスタQ0の電圧−電
流特性が、データ保持用フリツプフロツプの電圧
−電流特性に対して、上述のように書込み時に
夫々低電位側、高電位側で夫々１つの交点を生じ
させるように各トランジスタ及びワード線信号レ
ベルを選ぶことにより、データの書込み及び読出
しを行わせることができる。上記のような交点を
もつようにMOSトランジスタ等によりメモリセ
ルを設計することは容易に実現できる。
場合、データ線の電位を低電位（ＶB）とする
と、このときトランスフアゲートMOSトランジ
スタQ0の電圧−電流特性は曲線４に示すよう
な、上記低電位ＶBより更に低い電圧１４でのみ
曲線１と交わる変化を示す。従つて入力データ線
の低電位ＶBにより、フリツプフロツプは元の状
態と無関係に交点１４で安定状態となる。結局フ
リツプフロツプのＡ点に低電位データが書込まれ
たことになる。また高電位データをフリツプフロ
ツプに書込む場合、データ線には高電位のVccを
与えられ、ワード線には同様に（Vcc＋Vth）程
度の電位が与えられる。このときトランスフアゲ
ートMOSトランジスタQ0の電圧−電流特性は曲
線３のように、高電圧Vccでのみ曲線１と交わる
（図中１３）。この結果フリツプフロツプのＡ点に
は高電位データが書込めたことになる。即ちトラ
ンスフアゲートMOSトランジスタQ0の電圧−電
流特性が、データ保持用フリツプフロツプの電圧
−電流特性に対して、上述のように書込み時に
夫々低電位側、高電位側で夫々１つの交点を生じ
させるように各トランジスタ及びワード線信号レ
ベルを選ぶことにより、データの書込み及び読出
しを行わせることができる。上記のような交点を
もつようにMOSトランジスタ等によりメモリセ
ルを設計することは容易に実現できる。
以上本発明によりば、データの書込み／読出し
動作を損うことなくメモリセルを構成するMOS
トランジスタの素子を減少させることができ、ス
タテイツクRAMの高密度化を図ることができ
る。
動作を損うことなくメモリセルを構成するMOS
トランジスタの素子を減少させることができ、ス
タテイツクRAMの高密度化を図ることができ
る。
またメモリセルへのデータの書込み動作の制御
は、フリツプフロツプとデータ線間に接続された
トランジスタのゲートに与えたワード線信号によ
つて行なうため、複数トランジスタの相関関係に
因らねばならない回路構成に比べて、周辺を含め
て簡単な回路で構成することができ、且つ信頼度
の高いメモリ動作を実行させることができる。
は、フリツプフロツプとデータ線間に接続された
トランジスタのゲートに与えたワード線信号によ
つて行なうため、複数トランジスタの相関関係に
因らねばならない回路構成に比べて、周辺を含め
て簡単な回路で構成することができ、且つ信頼度
の高いメモリ動作を実行させることができる。
第１図ａ〜ｃは従来のメモリセル構造を示す回
路図、第２図ａ〜ｃは本発明による実施例を示す
回路図、第３図は同実施例を説明するための電圧
−電流特性図である。 Q1，Q2：MOSトランジスタ、R1，R2：高抵抗
素子、Q0：トランスフアゲートMOSトランジス
タ。
路図、第２図ａ〜ｃは本発明による実施例を示す
回路図、第３図は同実施例を説明するための電圧
−電流特性図である。 Q1，Q2：MOSトランジスタ、R1，R2：高抵抗
素子、Q0：トランスフアゲートMOSトランジス
タ。
Claims (1)
- １ MOSトランジスタを含んでなる２個のイン
バータをクロスカツプルして固定電源間に接続し
たデータ保持用のフリツプフロツプと、上記フリ
ツプフロツプとデータ線の間に、メモリセルの選
択及びデータの読出し／書込み用として１個の
MOSトランジスタを接続し、該MOSトランジス
タのゲート信号となるワード線信号に、書込み時
に読出し時よりも高い電位を印加し、メモリセル
のデータ読出し／書込みを実行させることを特徴
とする半導体メモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56137923A JPS5841487A (ja) | 1981-08-31 | 1981-08-31 | 半導体メモリ装置 |
| US06/412,378 US4536859A (en) | 1981-08-31 | 1982-08-27 | Cross-coupled inverters static random access memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56137923A JPS5841487A (ja) | 1981-08-31 | 1981-08-31 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5841487A JPS5841487A (ja) | 1983-03-10 |
| JPS6220634B2 true JPS6220634B2 (ja) | 1987-05-08 |
Family
ID=15209841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56137923A Granted JPS5841487A (ja) | 1981-08-31 | 1981-08-31 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5841487A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4750155A (en) * | 1985-09-19 | 1988-06-07 | Xilinx, Incorporated | 5-Transistor memory cell which can be reliably read and written |
-
1981
- 1981-08-31 JP JP56137923A patent/JPS5841487A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5841487A (ja) | 1983-03-10 |
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