JPH0660650A

JPH0660650A - 半導体記憶装置

Info

Publication number: JPH0660650A
Application number: JP4214135A
Authority: JP
Inventors: Junji Ogawa; 淳二小川
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-08-11
Filing date: 1992-08-11
Publication date: 1994-03-04

Abstract

(57)【要約】【目的】メモリセルが接続された複数のビット線対によ
り共用されるデータバス線対をリード用データバス線対
とライト用データバス線対とに分離し、しかも、これら
をそれぞれ多重化してなる半導体記憶装置に関し、コラ
ムゲート・ドライバを形成するための領域を縮小化し、
面積損を減らし、チップ面を有効に利用する。【構成】リード用コラムゲート５８、５９のｎＭＯＳト
ランジスタ６１、６３、６５、６７のＶthを０.１
［Ｖ］、ライト用コラムゲートのｎＭＯＳトランジスタ
９１〜９４のＶthを１.５［Ｖ］＝１／２ＶＣＣとし、
リード時、コラム選択信号＝１.５［Ｖ］、ライト時、
３［Ｖ］＝ＶＣＣとする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリセルが接続され
た複数のビット線対により共用されるデータバス線対を
リード用データバス線対とライト用データバス線対とに
分離し、しかも、これらをそれぞれ多重化してなる半導
体記憶装置に関する。

【０００２】

【従来の技術】従来、メモリセルが接続された複数のビ
ット線対により共用されるデータバス線対をリード用デ
ータバス線対とライト用データバス線対とに分離し、し
かも、これらをそれぞれ二重化してなる半導体記憶装
置、例えば、ＤＲＡＭ（dynamicrandom access memor
y）として、図１８にその要部を示すようなものが知ら
れている。

【０００３】図中、１はメモリセルアレイ部であり、１
Ａ、１Ｂ、１Ｃ、１Ｄはメモリセル、ＷＬ１、ＷＬｎは
ワード線、ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２はビッ
ト線である。

【０００４】また、２はビット線対ＢＬ１、／ＢＬ１に
対応して設けられたセンスアンプ、３はビット線対ＢＬ
２、／ＢＬ２に対応して設けられたセンスアンプであ
り、４〜７はｐＭＯＳトランジスタ、８〜１１はｎＭＯ
Ｓトランジスタ、ＰＳＡ、ＮＳＡはセンスアンプ活性化
信号線である。

【０００５】また、ＲＤＢ１、／ＲＤＢ１及びＲＤＢ
２、／ＲＤＢ２は、それぞれ、対をなすリード用データ
バス線、ＷＤＢ１、／ＷＤＢ１及びＷＤＢ２、／ＷＤＢ
２は、それぞれ、対をなすライト用データバス線であ
る。

【０００６】また、１２はビット線対ＢＬ１、／ＢＬ１
に対応して設けられたリード用コラムゲート、１３はビ
ット線対ＢＬ２、／ＢＬ２に対応して設けられたリード
用コラムゲートであり、１４〜２１はｎＭＯＳトランジ
スタ、２２は接地された配線である。

【０００７】また、２３はビット線対ＢＬ１、／ＢＬ１
に対応して設けられたライト用コラムゲート、２４はビ
ット線対ＢＬ２、／ＢＬ２に対応して設けられたライト
用コラムゲートであり、２５〜２８はｎＭＯＳトランジ
スタである。

【０００８】また、２９はコラムアドレス信号をデコー
ドしてコラムの選択を行うコラムデコーダであり、ＣＡ
０、／ＣＡ０・・・／ＣＡ９はコラムアドレス信号、３
０はリード用コラムゲート１２、１３及びライト用コラ
ムゲート２３、２４の選択を行うＮＡＮＤ回路である。

【０００９】また、３１はリード用コラム選択信号ＲＣ
Ｌを出力してリード用コラムゲート１２、１３をドライ
ブするリード用コラムゲート・ドライバ、３２はライト
用コラム選択信号ＷＣＬを出力してライト用コラムゲー
ト２３、２４をドライブするライト用コラムゲート・ド
ライバであり、３３、３４はｐＭＯＳトランジスタ、３
５、３６はｎＭＯＳトランジスタである。

【００１０】また、ＲＣＤはリード用コラム選択信号Ｒ
ＣＬを生成するために、リード用コラムゲート・ドライ
バを構成するｐＭＯＳトランジスタのソースに供給され
る信号、ＷＣＤはライト用コラム選択信号ＷＣＬを生成
するために、ライト用コラムゲート・ドライバを構成す
るｐＭＯＳトランジスタのソースに供給される信号であ
る。

【００１１】このように構成された従来のＤＲＡＭにお
いては、リード時、ロウアドレス信号をデコードするロ
ウデコーダ（図示せず）により選択されたワード線に接
続されたメモリセルの記憶情報がビット線に伝達され
る。

【００１２】その後、センスアンプ活性化回路（図示せ
ず）によりセンスアンプ活性化信号線ＰＳＡが電源電圧
ＶＣＣとされると共に、センスアンプ活性化信号線ＮＳ
Ａが接地電圧とされ、センスアンプ活性化回路に接続さ
れた全センスアンプが活性化され、ビット線に伝達され
た記憶情報が増幅される。

【００１３】ここに、例えば、リード用コラムゲート１
２、１３が選択される場合、コラムデコーダ２９にリー
ド用コラムゲート１２、１３を選択するためのコラムア
ドレス信号ＣＡ０、／ＣＡ０・・・／ＣＡ９が供給さ
れ、ＮＡＮＤ回路３０の出力＝「Ｌ」とされる。

【００１４】この結果、コラムゲート・ドライバ３１の
ｐＭＯＳトランジスタ３３＝ＯＮ、ｎＭＯＳトランジス
タ３５＝ＯＦＦ、コラムゲート・ドライバ３２のｐＭＯ
Ｓトランジスタ３４＝ＯＮ、ｎＭＯＳトランジスタ３６
＝ＯＦＦとされる。

【００１５】また、この場合、信号ＲＣＤ＝「Ｈ」、信
号ＷＣＤ＝「Ｌ」とされ、リード用コラム選択信号ＲＣ
Ｌ＝「Ｈ」、ライト用コラム選択信号ＷＣＬ＝「Ｌ」と
される。

【００１６】ここに、リード用コラムゲート１２、１３
のｎＭＯＳトランジスタ１５、１７、１９、２１＝Ｏ
Ｎ、ライト用コラムゲート２３、２４のｎＭＯＳトラン
ジスタ２５、２６、２７、２８＝ＯＦＦとされる。

【００１７】この結果、リード用コラムゲート１２で
は、ｎＭＯＳトランジスタ１５、１７と直列に接続され
たｎＭＯＳトランジスタ１４、１６と相まってビット線
対ＢＬ１、／ＢＬ１の情報がリード用データバス線対Ｒ
ＤＢ１、／ＲＤＢ１に伝達され、これがリードアンプ
（図示せず）を介して読み出される。

【００１８】また、リード用コラムゲート１３では、ｎ
ＭＯＳトランジスタ１９、２１と直列に接続されたｎＭ
ＯＳトランジスタ１８、２０と相まってビット線対ＢＬ
２、／ＢＬ２の情報がリード用データバス線対ＲＤＢ
２、／ＲＤＢ２に伝達され、これがリードアンプ（図示
せず）を介して読み出される。

【００１９】これに対して、ライト時においては、ライ
トアンプ（図示せず）により２個の入力データがそれぞ
れ相補信号としてライト用データバス線対ＷＤＢ１、／
ＷＤＢ１及びライト用データバス線対ＷＤＢ２、／ＷＤ
Ｂ２に伝達される。

【００２０】ここに、例えば、ライト用コラムゲート２
３、２４が選択される場合、コラムデコーダ２９にライ
ト用コラムゲート２３、２４を選択するためのコラムア
ドレス信号ＣＡ０、／ＣＡ０・・・／ＣＡ９が供給さ
れ、ＮＡＮＤ回路３０の出力＝「Ｌ」とされる。

【００２１】この結果、コラムゲート・ドライバ３１の
ｐＭＯＳトランジスタ３３＝ＯＮ、ｎＭＯＳトランジス
タ３５＝ＯＦＦ、コラムゲート・ドライバ３２のｐＭＯ
Ｓトランジスタ３４＝ＯＮ、ｎＭＯＳトランジスタ３６
＝ＯＦＦとされる。

【００２２】また、この場合、信号ＲＣＤ＝「Ｌ」、信
号ＷＣＤ＝「Ｈ」とされ、リード用コラム選択信号ＲＣ
Ｌ＝「Ｌ」、ライト用コラム選択信号ＷＣＬ＝「Ｈ」と
される。

【００２３】ここに、リード用コラムゲート１２、１３
のｎＭＯＳトランジスタ１５、１７、１９、２１＝ＯＦ
Ｆとされ、ライト用コラムゲート２３、２４のｎＭＯＳ
トランジスタ２５、２６、２７、２８＝ＯＮとされる。

【００２４】この結果、ビット線ＢＬ１、／ＢＬ１、Ｂ
Ｌ２、／ＢＬ２はそれぞれｎＭＯＳトランジスタ２５、
２６、２７、２８を介してライト用データバス線ＷＤＢ
１、／ＷＤＢ１、ＷＤＢ２、／ＷＤＢ２に接続され、選
択されたメモリセルに対する書込みが行われる。

【００２５】ここに、このＤＲＡＭは、データバス線対
をリード用データバス線対とライト用データバス線対と
に分離しているので、ライトモード時にライト用コラム
選択信号ＷＣＬが「Ｈ」とされた場合に、リード用コラ
ム選択信号ＲＣＬが「Ｈ」となっていても、正確に書込
みを行うことが可能であり、高速化を図ることができ
る。

【００２６】ところで、この例のように、データバス線
対をリード用データバス線対とライト用データバス線対
とに分離しているＤＲＡＭにおいて、仮に、リード用デ
ータバス線対及びライト用データバス線対を二重化しな
い場合には、１コラムの幅内（個々のセンスアンプの形
成幅内）にリード用コラムゲート・ドライバとライト用
コラムゲート・ドライバを１個ずつ設ける必要があり、
このようにする場合には、センスアンプの配列ピッチを
大きくしなければならず、高集積化を図ることができな
い。

【００２７】この点、この図１８に示すＤＲＡＭにおい
ては、リード用データバス線対及びライト用データバス
線対をそれぞれ二重化しているので、１コラム幅内にリ
ード用コラムゲート・ドライバを１個か、ライト用コラ
ムゲート・ドライバを１個だけ設ければ足りる。

【００２８】即ち、例えば、センスアンプ２の形成幅内
にはリード用コラムゲート・ドライバ３１を設け、セン
スアンプ３の形成幅内にはライト用コラムゲート・ドラ
イバ３２を設ければ足りる。

【００２９】したがって、図１８に示すＤＲＡＭによれ
ば、リード用データバス線対及びライト用データバス線
対をそれぞれ二重化していないＤＲＡＭよりも高集積化
を図ることができる。

【００３０】

【発明が解決しようとする課題】このように、図１８に
示すＤＲＡＭにおいては、リード用データバス線対及び
ライト用データバス線対をそれぞれ二重化することによ
り、高集積化を図るようにはしているが、ここに、１個
のコラムゲート・ドライバで、例えば、リード用コラム
ゲート１２、１３及びライト用コラムゲート２３、２４
をドライブすることができるようにすれば、コラムゲー
ト・ドライバを形成するために設けられている領域３７
を狭くし、面積損を減らし、チップ面を有効に利用する
ことができる。

【００３１】更に、また、例えば、ＮＡＮＤ回路３０
で、２個のリード用コラムゲート１２、１３及びライト
用コラムゲート２３、２４をドライブすることができる
ようにすれば、コラムゲート・ドライバ３１、３２を不
要とし、コラムゲート・ドライバを形成するために設け
られている領域３７をなくし、面積損を更に減らし、チ
ップ面を更に有効に利用することができる。

【００３２】本発明は、かかる点に鑑み、コラムゲー
ト・ドライバを形成するための領域を縮小化し、面積損
を減らし、チップ面を有効に利用することができるよう
にした半導体記憶装置、及び、コラムゲート・ドライ
バを形成するための領域をなくし、面積損を更に減ら
し、チップ面を更に有効に利用することができるように
した半導体記憶装置を提供することを目的とする。

【００３３】

【課題を解決するための手段】図１は本発明中、第１の
発明の原理を示す回路図であり、図中、３８₁、３８₂・
・・３８_mn+nはメモリセルが接続されてなるビット線
対、３９₁、３９₂・・・３９_nはリード用データバス線
対、４０₁、４０₂・・・４０_nはライト用データバス線
対である。

【００３４】また、４１₁、４１₂・・・４１_mn+nはリー
ド用コラムゲート、４２₁、４２₂・・・４２_mn+nはライ
ト用コラムゲート、４３₁、４３₂・・・４３_m+1はコラ
ムゲート・ドライバである。

【００３５】即ち、第１の発明では、ビット線対３
８₁、３８₂・・・３８_mn+n（ｎ＝２以上の整数、ｍ＝０
以上の整数）に対して、リード用データバス線対３
９₁、３９₂・・・３９_n及びライト用データバス線対４
０₁、４０₂・・・４０_nが設けられる。

【００３６】また、ビット線対３８₁、３８₂・・・３８
_mn+nに対応させて、リード用コラムゲート４１₁、４１₂
・・・４１_mn+n及びライト用コラムゲート４２₁、４２₂
・・・４２_mn+nが設けられる。

【００３７】また、リード用コラムゲート４１₁、４１₂
・・・４１_n及びライト用コラムゲート４２₁、４２₂・
・・４２_nからなるグループ、リード用コラムゲート４
１_n+1、４１_n+2・・・４１_n+n及びライト用コラムゲー
ト４２_n+1、４２_n+2・・・４２ _n+nからなるグループ、
・・・、リード用コラムゲート４１_mn+1、４１_mn+2・・
・４１_mn+n及びライト用コラムゲート４２_mn+1、４２
_mn+2・・・４２_mn+nからなるグループをそれぞれ１単位
として、それぞれに対応させて、コラムゲート・ドライ
バ４３₁、４３₂・・・４３_m+1が設けられる。

【００３８】ここに、図２は、ビット線対３８_pn+i（但
し、ｐ＝０〜ｍの整数、ｉ＝１〜ｎの整数）に対応して
設けられているリード用コラムゲート４１_pn+i及びライ
ト用コラムゲート４２_pn+iを示す回路図であり、４４
_pn+i、４５_pn+i、４６_pn+i、４７_pn+i、４８_pn+i、４９
_pn+iはＭＯＳトランジスタである。

【００３９】即ち、リード用コラムゲート４１_pn+iは、
ＭＯＳトランジスタ４４_pn+i、４５ _pn+i、４６_pn+i、４
７_pn+iで構成されており、ＭＯＳトランジスタ４
４_pn+i、４５_pn+iを配線５０とリード用データバス線対
３９_iの一方のリード用データバス線／ＲＤＢ_iとの間に
順に直列に接続し、ＭＯＳトランジスタ４４_pn+iのゲー
トをビット線対３８_pn+iの一方のビット線ＢＬ_pn+iに接
続している。

【００４０】また、ＭＯＳトランジスタ４６_pn+i、４７
_pn+iを配線５０とリード用データバス線対３９_iの他方
のリード用データバス線ＲＤＢ_iとの間に順に直列に接
続し、ＭＯＳトランジスタ４６_pn+iのゲートをビット線
対３８_pn+iの他方のビット線／ＢＬ_pn+iに接続してい
る。

【００４１】なお、配線５０は、電力損失を考慮しない
場合には、接地され、リード時のみならず、ライト時に
おいても、プリチャージされたリード用データバス線対
から選択されたコラムのリード用コラムゲート及び配線
５０を介して接地に電流が流れる構成とされる。

【００４２】これに対して、配線５０は、電力損失を考
慮する場合には、リード時は接地されるが、ライト時
は、プリチャージされたリード用データバス線対から選
択されたコラムのリード用コラムゲートを介して配線５
０に流れる電流を抑制することができる電圧に設定され
る構成とされる。

【００４３】また、ライト用コラムゲート４２_pn+iは、
ＭＯＳトランジスタ４５_pn+i、４７ _pn+iよりもスレッシ
ョルド電圧の高いＭＯＳトランジスタ４８_pn+i、４９
_pn+iで構成されている。

【００４４】ここに、ＭＯＳトランジスタ４８_pn+iは、
ビット線対３８_pn+iの一方のビット線ＢＬ_pn+iとライト
用データバス線対４０_iの一方のデータバス線ＷＤＢ_iと
の間に接続されている。

【００４５】また、ＭＯＳトランジスタ４９_pn+iは、ビ
ット線対３８_pn+iの他方のビット線／ＢＬ_pn+iとライト
用データバス線対４０_iの他方のライト用データバス線
／ＷＤＢ_iとの間に接続されている。

【００４６】そして、この第１の発明においては、コラ
ムゲート・ドライバ４３₁、４３₂・・・４３_m+1から出
力されるコラム選択信号ＣＬ₁、ＣＬ₂・・・ＣＬ
_m+1は、それぞれ、リード用コラムゲート４１₁、４１₂
・・・４１_n及びライト用コラムゲート４２₁、４２₂・
・・４２_nを構成するＭＯＳトランジスタ４５_pn+i、４
７_pn+i、４８_pn+i、４９_pn+iのゲート（但し、ｐ＝
０）、リード用コラムゲート４１_n+ ₁、４１_n+2・・・４
１_n+n及びライト用コラムゲート４２_n+1、４２_n+2・・
・４２_n+nを構成するＭＯＳトランジスタ４５_pn+i、４
７_pn+i、４８_pn+i、４９_pn+iのゲート（但し、ｐ＝
１）、・・・、リード用コラムゲート４１_mn+1、４１
_mn+2・・・４１_mn+n及びライト用コラムゲート４
２_mn+1、４２_mn+2・・・４２_mn+nを構成するＭＯＳトラ
ンジスタ４５_pn+i、４７_pn+i、４８_pn+i、４９_pn+iのゲ
ート（但し、ｐ＝ｍ）に供給される。

【００４７】但し、これらコラム選択信号ＣＬ₁、ＣＬ₂
・・・ＣＬ_m+1は、リード時は、ＭＯＳトランジスタ４
５_pn+i、４７_pn+iを導通状態、ＭＯＳトランジスタ４８
_pn+i、４９_pn+iを非導通状態とし、ライト時には、ＭＯ
Ｓトランジスタ４５_pn+i、４７_pn+i、４８_pn+i、４９
_pn+iを導通状態とするレベルの信号とされる。

【００４８】また、図３は本発明中、第２の発明の原理
を示す回路図であり、この第２の発明は、コラムデコー
ダにおいてコラムの選択を行う論理ゲート５１₁、５１₂
・・・５１_m+1から上述のコラム選択信号ＣＬ₁、ＣＬ₂
・・・ＣＬ_m+1を出力するようにし、コラムゲート・ド
ライバ４３₁、４３₂・・・４３_m+1を不要としたもので
あり、その他については、第１の発明と同様に構成した
ものである。

【００４９】

【作用】第１の発明においては、リード用コラムゲート
４１₁、４１₂・・・４１_n及びライト用コラムゲート４
２₁、４２₂・・・４２_nからなるグループ、リード用コ
ラムゲート４１_n+1、４１_n+2・・・４１_n+n及びライト
用コラムゲート４２_n+1、４２_n+2・・・４２_n+nからな
るグループ、・・・、リード用コラムゲート４１_mn ₊₁、
４１_mn+2・・・４１_mn+n及びライト用コラムゲート４２
_mn+1、４２_mn+2・・・４２_mn+nからなるグループに対応
してコラムゲート・ドライバ４３₁、４３₂・・・４３
_m+1を設け、１コラムごとにコラムゲート・ドライバを
設ける必要がないようにしているので、コラムゲート・
ドライバを形成する領域を縮小化し、面積損を減らし、
チップ面を有効に利用することができる。

【００５０】また、第２の発明においては、コラムの選
択を行う論理ゲート５１₁、５１₂・・・５１_m+1から上
述のコラム選択信号ＣＬ₁、ＣＬ₂・・・ＣＬ_m+1を出力
するようにして、コラムゲート・ドライバ４３₁、４３₂
・・・４３_m+1を不要としているので、コラムゲート・
ドライバを形成する領域をなくし、面積損を第１の発明
以上に減らし、チップ面を第１の発明以上に有効に利用
することができる。

【００５１】

【実施例】以下、図５〜図１７を参照して、本発明の第
１実施例〜第３実施例について、リード用データバス線
対及びライト用データバス線対をそれぞれ二重化してな
るＤＲＡＭに本発明を適用した場合を例にして説明す
る。

【００５２】第１実施例・・図５〜図１３図５は本発明の一実施例の要部を示す回路図であり、メ
モリセルが配列されてなるメモリセルアレイ部１、ビッ
ト線ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２、センスアン
プ２、３、リード用データバス線ＲＤＢ１、／ＲＤＢ
１、ＲＤＢ２、／ＲＤＢ２、ライト用データバス線ＷＤ
Ｂ１、／ＷＤＢ１、ＷＤＢ２、／ＷＤＢ２については、
回路図上、図１８に示す従来のＤＲＡＭと同様に構成さ
れている。

【００５３】ここに、５１はセンスアンプ２、３を含
め、一群のセンスアンプを活性化するためのセンスアン
プ活性化回路であり、このセンスアンプ活性化回路５１
は、例えば、図６に示すように構成される。

【００５４】図中、５２、５３はｐＭＯＳトランジス
タ、５４、５５はｎＭＯＳトランジスタ、５６、５７は
インバータ、ＶＣＣは電源電圧、例えば、３［Ｖ］、Ｖ
ＰＲはプリチャージ電圧、例えば、１／２ＶＣＣ＝１.
５［Ｖ］、／ＲＳはリセット信号、ＬＥはラッチイネー
ブル信号、ＰＳＡ、ＮＳＡはセンスアンプ活性化信号線
である。

【００５５】このセンスアンプ活性化回路５１において
は、リセット信号／ＲＳ＝「Ｌ」、ラッチイネーブル信
号ＬＥ＝「Ｌ」とされる場合、ｐＭＯＳトランジスタ５
３＝ＯＮ、ｎＭＯＳトランジスタ５４＝ＯＮ、ｐＭＯＳ
トランジスタ５２＝ＯＦＦ、ｎＭＯＳトランジスタ５５
＝ＯＦＦとなり、センスアンプ活性化信号線ＰＳＡ、Ｎ
ＳＡはプリチャージ電圧ＶＰＲにプリチャージされる。

【００５６】このリセット状態から、リセット信号／Ｒ
Ｓ＝「Ｈ」、ラッチイネーブル信号ＬＥ＝「Ｈ」にされ
ると、ｐＭＯＳトランジスタ５３＝ＯＦＦ、ｎＭＯＳト
ランジスタ５４＝ＯＦＦ、ｐＭＯＳトランジスタ５２＝
ＯＮ、ｎＭＯＳトランジスタ５５＝ＯＮとなり、センス
アンプ活性化信号線ＰＳＡは電源電圧ＶＣＣとされると
共に、センスアンプ活性化信号線ＮＳＡは接地電圧とさ
れ、このセンスアンプ活性化回路５１に接続された全セ
ンスアンプ、例えば、１０２４個のセンスアンプが活性
化される。

【００５７】また、図５において、５８はビット線対Ｂ
Ｌ１、／ＢＬ１に対応して設けられたリード用コラムゲ
ート、５９はビット線対ＢＬ２、／ＢＬ２に対応して設
けられたリード用コラムゲートであり、６０〜６７はｎ
ＭＯＳトランジスタである。なお、ｎＭＯＳトランジス
タ６１、６３、６５、６７のスレッショルド電圧は、例
えば、０.１［Ｖ］とされている。

【００５８】また、６８は配線、６９は電圧ＶＳＳ＊を
発生するＶＳＳ＊ジェネレータ（ＶＳＳ＊Ｇen.）であ
り、このＶＳＳ＊ジェネレータ６９は、例えば、図７に
示すように構成される。

【００５９】図中、ＷＥはライトイネーブル信号、７
０、７１、７２はインバータであり、７３はｐＭＯＳト
ランジスタ、７４はｎＭＯＳトランジスタである。ま
た、７５、７６はｎＭＯＳトランジスタである。

【００６０】このＶＳＳ＊ジェネレータ６９では、ライ
トイネーブル信号ＷＥ＝「Ｌ」の場合、インバータ７０
の出力＝「Ｈ」、インバータ７２の出力＝「Ｌ」で、ｎ
ＭＯＳトランジスタ７５＝ＯＦＦとされると共に、イン
バータ７１の出力＝「Ｈ」で、ｎＭＯＳトランジスタ７
６＝ＯＮとされ、配線６８は、ｎＭＯＳトランジスタ７
６を介して接地され、ＶＳＳ＊＝０［Ｖ］とされる。

【００６１】これに対して、ライトイネーブル信号ＷＥ
＝「Ｈ」の場合、インバータ７０の出力＝「Ｌ」、イン
バータ７２の出力＝ＶＰＲにされると共に、インバータ
７１の出力＝「Ｌ」で、ｎＭＯＳトランジスタ７６＝Ｏ
ＦＦとされ、配線６８の電圧Ｖss＊は、ＶＰＲ＝ＶＰＲ
−ＶＴＨ（ｎＭＯＳトランジスタのスレッショルド電
圧）＝１／２ＶＣＣ−ＶＴＨとされる。

【００６２】また、図５において、７７はリード用デー
タバス線対ＲＤＢ１、／ＲＤＢ１に対応して設けられた
リードアンプ、７８はリード用データバス線対ＲＤＢ
２、／ＲＤＢ２に対応して設けられたリードアンプであ
る。

【００６３】ここに、リードアンプ７７は、例えば、図
８に示すように構成される。リードアンプ７８も同様で
ある。図中、７９はプリチャージ回路部であり、８０〜
８２はｎＭＯＳトランジスタ、ＶＲＲはプリチャージ電
圧、例えば、１.０［Ｖ］、ＲＲはリセット信号であ
る。

【００６４】また、８３は差動アンプ部であり、８４、
８５はｐＭＯＳトランジスタ、８６〜８８はｎＭＯＳト
ランジスタ、ＳＢＥはリードアンプ・イネーブル信号、
ＯＵＴ、／ＯＵＴは出力である。

【００６５】このリードアンプ７７においては、リセッ
ト信号ＲＲ＝「Ｈ」、リードアンプ・イネーブル信号Ｓ
ＢＥ＝「Ｌ」とされる場合、ｎＭＯＳトランジスタ８０
〜８２＝ＯＮ、ｎＭＯＳトランジスタ８８＝ＯＦＦとな
り、リード用データバスＲＤＢ１、／ＲＤＢ１はプリチ
ャージ電圧ＶＲＲにプリチャージされる。

【００６６】このリセット状態から、リセット信号ＲＲ
＝「Ｌ」、リードアンプ・イネーブル信号ＳＢＥ＝
「Ｈ」にされると、ｎＭＯＳトランジスタ８０〜８２＝
ＯＦＦ、ｎＭＯＳトランジスタ８８＝ＯＮとなり、差動
アンプ部８３が活性化され、リードが可能となる。

【００６７】また、図５において、８９はビット線対Ｂ
Ｌ１、／ＢＬ１に対応して設けられたライト用コラムゲ
ート、９０はビット線対ＢＬ２、／ＢＬ２に対応して設
けられたライト用コラムゲートであり、９１〜９４はｎ
ＭＯＳトランジスタである。なお、これらｎＭＯＳトラ
ンジスタ９１〜９４のスレッショルド電圧は、例えば、
１／２ＶＣＣ＝１.５［Ｖ］とされている。

【００６８】また、９５はライト用データバス線対ＷＤ
Ｂ１、／ＷＤＢ１に対応して設けられたライトアンプ、
９６はライト用データバス線対ＷＤＢ２、／ＷＤＢ２に
対応して設けられたライトアンプである。

【００６９】ここに、ライトアンプ９５は、例えば、図
９に示すように構成される。ライトアンプ９６も同様で
ある。図中、９７はプリチャージ回路部であり、９８〜
１００はｎＭＯＳトランジスタ、ＶＷＷはプリチャージ
電圧、例えば、３.０［Ｖ］、ＷＷはリセット信号であ
る。

【００７０】また、１０１、１０２はｐＭＯＳトランジ
スタ、１０３、１０４はｎＭＯＳトランジスタ、１０５
〜１０９はインバータ、１１０、１１１はＮＡＮＤ回
路、ＤＩＮ１は書き込むべき入力データである。

【００７１】このライトアンプ９５においては、リセッ
ト信号ＷＷ＝「Ｈ」、ライトイネーブル信号ＷＥ＝
「Ｌ」とされる場合、ｎＭＯＳトランジスタ９８〜１０
０＝ＯＮとされると共に、ＮＡＮＤ回路１１０、１１１
の出力＝「Ｈ」、インバータ１０７、１０８の出力＝
「Ｌ」、インバータ１０５、１０６の出力＝「Ｈ」とさ
れ、ｐＭＯＳトランジスタ１０１、１０２＝ＯＦＦ、ｎ
ＭＯＳトランジスタ１０３、１０４＝ＯＦＦとされ、ラ
イト用データバス線対ＷＤＢ１、／ＷＤＢ１はプリチャ
ージ電圧ＶＷＷにプリチャージされる。

【００７２】このリセット状態から、リセット信号ＷＷ
＝「Ｌ」、ライトイネーブル信号ＷＥ＝「Ｈ」にされる
と、ｎＭＯＳトランジスタ９８〜１００＝ＯＦＦとされ
ると共に、ＮＡＮＤ回路１１０、１１１の出力は、入力
データＤＩＮ１に依存することになり、ライトが可能と
なる。

【００７３】また、図５において、１１２はコラムデコ
ーダであり、１１３はリード用コラムゲート５８、５９
及びライト用コラムゲート８９、９０の選択を行うＮＡ
ＮＤ回路である。

【００７４】また、１１４は後述する２種のレベルのコ
ラム選択信号ＣＬを出力してリード用コラムゲート５
８、５９及びライト用コラムゲート８９、９０をドライ
ブするコラムゲート・ドライバであり、１１５はｐＭＯ
Ｓトランジスタ、１１６はｎＭＯＳトランジスタであ
る。

【００７５】また、１１７はコラムゲート・ドライバ１
１４を含め、一群のコラムゲート・ドライバのｐＭＯＳ
トランジスタに供給すべき信号ＶＱＱを生成するＶＱＱ
ジェネレータ（ＶＱＱ・Ｇen.）、１１８はＶＱＱ線で
ある。

【００７６】このＶＱＱジェネレータ１１７は、例え
ば、図１０に示すように構成される。図中、１１９は電
源電圧ＶＣＣを分圧してなる１／２ＶＣＣを得るための
分圧回路であり、１２０、１２１は抵抗値を同一とする
抵抗、１２２はＭＯＳキャパシタである。即ち、ノード
１２３に１／２ＶＣＣを得るようにされている。

【００７７】また、１２４はＶＱＱ線１１８をＶＣＣか
ら１／２ＶＣＣにリセットする場合に、これを高速に行
うための高速１／２ＶＣＣリセット回路であり、１２５
はｐＭＯＳトランジスタ、１２６はｎＭＯＳトランジス
タ、１２７、１２８は抵抗１２０、１２１よりも抵抗値
を小とする抵抗値を同一とする抵抗である。

【００７８】また、１２９は高速１／２ＶＣＣリセット
回路１２４をドライブするためのワンショットパルスを
発生するワンショットパルス発生回路であり、１３
０₁、１３０₂・・・１３０_2n+1は遅延回路を構成するイ
ンバータ、１３１はＮＯＲ回路、１３２はＮＯＲ回路１
３１の出力を反転するインバータである。

【００７９】また、１３３はＶＱＱ線１１８をＶＣＣに
チャージアップするためのｐＭＯＳトランジスタ、１３
４は分圧回路１１９をＶＱＱ線１１８と切り離すための
ｎＭＯＳトランジスタ、１３５はインバータである。

【００８０】図１１は、図１０に示すＶＱＱジェネレー
タ１１７の動作を示す波形図であり、図１１Ａはライト
イネーブル信号ＷＥ、図１１Ｂはインバータ１３５の出
力、図１１Ｃはインバータ１３０_2n+1の出力、図１１Ｄ
はＮＯＲ回路１３１の出力、図１１Ｅはインバータ１３
２の出力、図１１Ｆは信号ＶＱＱを示している。

【００８１】即ち、図１０に示すＶＱＱジェネレータ１
１７においては、リード時及びリセット時は、ライトイ
ネーブル信号ＷＥ＝「Ｌ」とされ、インバータ１３５の
出力＝「Ｈ」で、ｎＭＯＳトランジスタ１３４＝ＯＮ、
ｐＭＯＳトランジスタ１３３＝ＯＦＦとされる。

【００８２】また、この場合、インバータ１３０_2n+1の
出力＝「Ｈ」、ＮＯＲ回路１３１の出力＝「Ｌ」、イン
バータ１３２の出力＝「Ｈ」で、ｎＭＯＳトランジスタ
１２６＝ＯＦＦ、ｐＭＯＳトランジスタ１２５＝ＯＦＦ
とされる。この結果、ＶＱＱ＝１／２ＶＣＣとされる。

【００８３】この状態から、ライトイネーブル信号ＷＥ
＝「Ｈ」とされ、ライト期間にされると、インバータ１
３５の出力＝「Ｌ」、ｎＭＯＳトランジスタ１３４＝Ｏ
ＦＦ、ｐＭＯＳトランジスタ１３３＝ＯＮとされ、分圧
回路１１９がＶＱＱ線１１８と切り離される。

【００８４】なお、この場合、インバータ１３０_2n+1の
出力＝「Ｈ」で、ＮＯＲ回路１３１の出力＝「Ｌ」、イ
ンバータ１３２＝「Ｈ」となり、ｎＭＯＳトランジスタ
１２６＝ＯＦＦ、ｐＭＯＳトランジスタ１２５＝ＯＦＦ
を維持する。この結果、ＶＱＱはｐＭＯＳトランジスタ
１３３によりＶＣＣにチャージアップされる。

【００８５】その後、ライト期間が終了すると、ライト
イネーブル信号ＷＥ＝「Ｌ」とされ、インバータ１３５
の出力＝「Ｈ」となり、ｎＭＯＳトランジスタ１３４＝
ＯＮ、ｐＭＯＳトランジスタ１３３＝ＯＦＦとされ、分
圧回路１１９とＶＱＱ線１１８とが接続される。

【００８６】また、この場合、インバータ１３０_2n+1の
出力＝「Ｌ」、ＮＯＲ回路１３１の出力＝「Ｈ」、イン
バータ１３２の出力＝「Ｌ」で、ｎＭＯＳトランジスタ
１２６＝ＯＮ、ｐＭＯＳトランジスタ１２５＝ＯＮとな
り、抵抗１２７、１２８を介して信号ＶＱＱは高速に１
／２ＶＣＣにリセットされる。

【００８７】図１２は、このように構成された第１実施
例のリード時の動作を示す波形図である。即ち、この第
１実施例においては、まず、リセット信号ＲＳ＝
「Ｈ」、即ち、図６において、リセット信号／ＲＳ＝
「Ｌ」、ラッチイネーブル信号ＬＥ＝「Ｌ」とされる。

【００８８】この結果、図６に示すセンスアンプ活性化
回路５１においては、ｐＭＯＳトランジスタ５３＝Ｏ
Ｎ、ｎＭＯＳトランジスタ５４＝ＯＮ、ｐＭＯＳトラン
ジスタ５２＝ＯＦＦ、ｎＭＯＳトランジスタ５５＝ＯＦ
Ｆとなり、センスアンプ活性化信号線ＰＳＡ、ＮＳＡは
プリチャージ電圧ＶＰＲにプリチャージされる。

【００８９】その後、リセット信号ＲＳ＝「Ｌ」、即
ち、リセット信号／ＲＳ＝「Ｈ」にされ、ｐＭＯＳトラ
ンジスタ５３＝ＯＦＦ、ｎＭＯＳトランジスタ５４＝Ｏ
ＦＦとされる。なお、この段階では、ラッチイネーブル
信号ＬＥ＝「Ｌ」で、ｐＭＯＳトランジスタ＝ＯＦＦ、
ｎＭＯＳトランジスタ５５＝ＯＦＦを維持する。

【００９０】その後、ロウデコーダ（図示せず）により
選択されたワード線ＷＬ＝「Ｈ」とされ、このワード線
ＷＬに接続されているメモリセルの記憶情報がビット線
に伝達され、ビット線対をなす一方のビット線ＢＬと他
方のビット線／ＢＬとの間に僅かな電圧差が生じる。

【００９１】その後、ラッチイネーブル信号ＬＥ＝
「Ｈ」にされ、この結果、センスアンプ活性化回路５１
においては、ｐＭＯＳトランジスタ５２＝ＯＮ、ｎＭＯ
Ｓトランジスタ５５＝ＯＮとされる。

【００９２】この結果、センスアンプ活性化信号線ＰＳ
Ａは電源電圧ＶＣＣとされると共に、センスアンプ活性
化信号線ＮＳＡは接地電圧とされ、このセンスアンプ活
性化回路５１に接続された全センスアンプ、例えば、１
０２４個のセンスアンプが活性化され、ビット線ＢＬ、
／ＢＬ間の電圧差が増幅される。

【００９３】この段階においては、図８において、リセ
ット信号ＲＲ＝「Ｈ」、リードアンプ・イネーブル信号
ＳＢＥ＝「Ｌ」で、ｎＭＯＳトランジスタ８０〜８２＝
ＯＮ、ｎＭＯＳトランジスタ８８＝ＯＦＦとなり、リー
ド用データバス線ＲＤＢ１、／ＲＤＢ１はプリチャージ
電圧ＶＲＲにプリチャージされる。リード用データバス
線ＲＤＢ２、／ＲＤＢ２も同様にしてプリチャージ電圧
ＶＲＲにプリチャージされる。

【００９４】このリセット状態から、まず、リセット信
号ＲＲ＝「Ｌ」とされ、リードアンプ７７においては、
ｎＭＯＳトランジスタ８０〜８２＝ＯＦＦとされ、リー
ド用データバス線ＲＤＢ１、／ＲＤＢ１はプリチャージ
電圧ＶＲＲに維持される。リード用データバス線ＲＤＢ
２、／ＲＤＢ２も同様である。

【００９５】また、この場合、コラムゲートの選択が行
われるが、コラムゲートが選択される前においては、図
５において、例えば、ＮＡＮＤ回路１１３の出力＝
「Ｈ」で、コラムゲート・ドライバ１１４のｐＭＯＳト
ランジスタ１１５＝ＯＦＦ、ｎＭＯＳトランジスタ１１
６＝ＯＮで、コラム選択信号ＣＬ＝「Ｌ」とされてい
る。

【００９６】この結果、リード用コラムゲート５８、５
９のｎＭＯＳトランジスタ６１、６３、６５、６７＝Ｏ
ＦＦ、ライト用コラムゲート８９、９０のｎＭＯＳトラ
ンジスタ９１、９２、９３、９４＝ＯＦＦとされてい
る。他のリード用コラムゲート及びライト用コラムゲー
トにおいても、同様である。

【００９７】ここに、例えば、リード用コラムゲート５
８、５９及びライト用コラムゲート８９、９０が選択さ
れる場合、コラムデコーダ１１２にリード用コラムゲー
ト５８、５９及びライト用コラムゲート８９、９０を選
択するためのコラムアドレス信号ＣＡ０、／ＣＡ０・・
・／ＣＡ９が供給され、ＮＡＮＤ回路１１３の出力＝
「Ｌ」とされ、コラムゲート・ドライバ１１４のｐＭＯ
Ｓトランジスタ１１５＝ＯＮ、ｎＭＯＳトランジスタ１
１６＝ＯＦＦとされる。

【００９８】ここに、リード時には、図１０において、
ライトイネーブル信号ＷＥ＝「Ｌ」で、ＶＱＱ＝１／２
ＶＣＣとされているので、図５において、コラム選択信
号ＣＬ＝１／２ＶＣＣとなる。

【００９９】この結果、スレッショルド電圧を０.１
［Ｖ］＜１／２ＶＣＣとするリード用コラムゲート５
８、５９のｎＭＯＳトランジスタ６１、６３、６５、６
７＝ＯＮとなり、スレッショルド電圧を１.５［Ｖ］＝
１／２ＶＣＣとするライト用コラムゲート８９、９０の
ｎＭＯＳトランジスタ９１、９２、９３、９４＝略ＯＦ
Ｆとなる。

【０１００】ここに、ｎＭＯＳトランジスタ６１、６３
と直列に接続されたｎＭＯＳトランジスタ６０、６２と
相まってビット線対ＢＬ１、／ＢＬ１の情報がリード用
データバス線対ＲＤＢ１、／ＲＤＢ１に伝達され、リー
ド用データバス線ＲＤＢ１、／ＲＤＢ１間に電圧差が生
じる。

【０１０１】また、ｎＭＯＳトランジスタ６５、６７と
直列に接続されたｎＭＯＳトランジスタ６４、６６と相
まってビット線対ＢＬ２、／ＢＬ２の情報がリード用デ
ータバス線対ＲＤＢ２、／ＲＤＢ２に伝達され、リード
用データバス線ＲＤＢ２、／ＲＤＢ２に電圧差が生じ
る。

【０１０２】その後、図８において、リードアンプ・イ
ネーブル信号ＳＢＥ＝「Ｈ」にされ、リードアンプ７７
の差動アンプ部８３において、増幅が行われ、出力ＯＵ
Ｔ、／ＯＵＴが出力される。

【０１０３】続いて、リセット信号ＲＲ＝「Ｌ」、コラ
ム選択信号ＣＬ＝「Ｌ」、ワード線ＷＬ＝「Ｌ」、ラッ
チイネーブル信号ＬＥ＝「Ｌ」、リセット信号ＲＳ＝
「Ｈ」とされ、リード動作が終了する。

【０１０４】また、図１３は、この第１実施例のライト
時の動作を示す波形図である。即ち、この第１実施例に
おいては、まず、リセット信号ＲＳ＝「Ｌ」、即ち、図
６において、リセット信号／ＲＳ＝「Ｈ」、選択すべき
ワード線ＷＬ＝「Ｈ」、ラッチイネーブル信号ＬＥ＝
「Ｈ」とされる。

【０１０５】この結果、リード時の場合と同様に、選択
されたワード線ＷＬに接続されたメモリセルの記憶情報
がビット線に伝達され、一方のビット線ＢＬと他方のビ
ット線／ＢＬとの間に僅かな電圧差が生じ、これが増幅
される。

【０１０６】この段階では、図９において、リセット信
号ＷＷ＝「Ｈ」、ライトイネーブル信号ＷＥ＝「Ｌ」
で、ライトアンプ９５においては、ｎＭＯＳトランジス
タ９８〜１００＝ＯＮ、ｐＭＯＳトランジスタ１０１、
１０２＝ＯＦＦ、ｎＭＯＳトランジスタ１０３、１０４
＝ＯＦＦとされ、ライト用データバスＷＤＢ１、／ＷＤ
Ｂ１はプリチャージ電圧ＶＷＷにプリチャージされる。
ライト用データバスＷＤＢ２、／ＷＤＢ２についても、
同様である。

【０１０７】このリセット状態から、まず、リセット信
号ＷＷ＝「Ｌ」とされ、ライトアンプ９５においては、
ｎＭＯＳトランジスタ９８〜１００＝ＯＦＦとされ、ラ
イト用データバスＷＤＢ１、／ＷＤＢ１はプリチャージ
電圧ＶＷＷに維持される。ライト用データバスＷＤＢ
２、／ＷＤＢ２についても、同様である。

【０１０８】その後、入力データＤＩＮ１が入力され、
続いて、ライトイネーブル信号ＷＥ＝「Ｈ」にされ、Ｎ
ＡＮＤ回路１１０、１１１の出力は、入力データＤＩＮ
１に依存することになり、ライト用データバスＷＤＢ
１、／ＷＤＢ１に電位差が生じる。ライト用データバス
ＷＤＢ２、／ＷＤＢ２についても、同様である。

【０１０９】ここに、また、ライトイネーブル信号ＷＥ
＝「Ｈ」にされると、図７に示すＶＳＳ＊ジェネレータ
６９は、配線６８の電圧ＶＳＳ＊＝ＶＰＲ−ＶＴＨ＝１
／２ＶＣＣ−ＶＴＨとする。

【０１１０】その後、コラムゲートの選択が行われる
が、コラムゲートが選択される前には、図５において、
例えば、ＮＡＮＤ回路１１３の出力＝「Ｈ」で、コラム
ゲート・ドライバ１１４のｐＭＯＳトランジスタ１１５
＝ＯＦＦ、ｎＭＯＳトランジスタ１１６＝ＯＮで、コラ
ム選択信号ＣＬ＝「Ｌ」とされている。

【０１１１】この結果、リード用コラムゲート５８、５
９のｎＭＯＳトランジスタ６１、６３、６５、６７＝Ｏ
ＦＦ、ライト用コラムゲート８９、９０のｎＭＯＳトラ
ンジスタ９１、９２、９３、９４＝ＯＦＦとされてい
る。他のリード用コラムゲート及びライト用コラムゲー
トにおいても、同様である。

【０１１２】ここに、例えば、リード用コラムゲート５
８、５９及びライト用コラムゲート８９、９０が選択さ
れる場合、コラムデコーダ１１２にリード用コラムゲー
ト５８、５９及びライト用コラムゲート８９、９０を選
択するためのコラムアドレス信号ＣＡ０、／ＣＡ０・・
・／ＣＡ９が供給され、ＮＡＮＤ回路１１３の出力＝
「Ｌ」とされ、コラムゲート・ドライバ１１４のｐＭＯ
Ｓトランジスタ１１５＝ＯＮ、ｎＭＯＳトランジスタ１
１６＝ＯＦＦとされる。

【０１１３】ここに、ライト時においては、図１０にお
いて、ライトイネーブル信号ＷＥは「Ｈ」で、図１０に
示すＶＱＱジェネレータ１１７はＶＱＱ＝ＶＣＣとする
ので、コラム選択信号ＣＬ＝ＶＣＣとなる。

【０１１４】この結果、図５において、スレッショルド
電圧を０.１［Ｖ］＜１／２ＶＣＣとするリード用コラ
ムゲート５８、５９のｎＭＯＳトランジスタ６１、６
３、６５、６７＝ＯＮ、スレッショルド電圧を１.５
［Ｖ］＝１／２ＶＣＣとするライト用コラムゲート８
９、９０のｎＭＯＳトランジスタ９１、９２、９３、９
４＝ＯＮとなる。

【０１１５】ここに、ライト用コラムゲート８９におい
ては、ｎＭＯＳトランジスタ９１、９２を介してビット
線ＢＬ１、／ＢＬ１とライト用データバス線ＲＤＢ１、
／ＲＤＢ１が接続され、ビット線ＢＬ１、／ＢＬ１間に
電圧差が生じる。

【０１１６】また、ライト用コラムゲート９０において
は、ｎＭＯＳトランジスタ９３、９４を介してビット線
ＢＬ２、／ＢＬ２とライト用データバス線ＲＤＢ２、／
ＲＤＢ２が接続され、ビット線ＢＬ２、／ＢＬ２間に電
圧差が生じ、書込みが行われる。

【０１１７】この場合、配線６８は、ＶＳＳ＊ジェネレ
ータ６９により１／２ＶＣＣ−ＶＴＨとされているの
で、リード用データバス線対ＲＤＢ１、／ＲＤＢ１から
リード用コラムゲート５８を介して配線６８に流れる電
流及びリード用データバス線対ＲＤＢ２、／ＲＤＢ２か
らリード用コラムゲート５９を介して配線６８に流れる
電流を十分に抑制することができ、電力消費の低減化を
図ることができる。

【０１１８】その後、コラム選択信号ＣＬ＝「Ｌ」、ラ
イトイネーブル信号ＷＥ＝「Ｌ」、リセット信号ＷＷ＝
「Ｈ」、ＶＱＱ＝１／２ＶＣＣ、ワード線ＷＬ＝
「Ｌ」、ラッチイネーブル信号ＬＥ＝「Ｌ」、リセット
信号ＲＳ＝「Ｈ」とされ、ライト動作が終了する。

【０１１９】このように、この第１実施例においては、
コラムゲート・ドライバ１１４で、リード用コラムゲー
ト５８、５９及びライト用コラムゲート８９、９０をド
ライブするように、１個のコラムゲート・ドライバで、
２個のリード用コラムゲートと２個のライト用コラムゲ
ートをドライバすることができるようにしている。

【０１２０】したがって、この第１実施例によれば、２
コラムの幅内（２個のセンスアンプの形成幅内）に１個
のコラムゲート・ドライバを形成すれば足りるので、コ
ラムゲート・ドライバを形成するために設けられている
領域１３６を狭くし、面積損を減らし、チップ面を有効
に利用することができる。

【０１２１】なお、この第１実施例においては、ＶＱＱ
は、１／２ＶＣＣとＶＣＣとの２種の電圧値を取るよう
にした場合について説明したが、このＶＱＱは、この２
種の電圧を取ることを一意的に決定されるものではな
い。

【０１２２】ここに、例えば、リード時に取るべき電圧
値をＶＱＱＲ、ライト時に取るべき電圧値をＶＱＱＷと
すると、まず、例えば、ｎＭＯＳトランジスタ９１がＯ
Ｎとなるためには、ビット線のプリチャージ電圧をＶＢ
Ｌ_P、ライト用データバス線のプリチャージ電圧をＶＷ
ＤＢ_P、リード用データバス線のプリチャージ電圧をＲ
ＷＤＢ_P、ｎＭＯＳトランジスタ９１のスレッショルド
電圧をＶＴＨ（Ｈ）と表わせば、ワーストケースでビッ
ト線対が全くアンプされず、ビット線対の一方及び他方
のビット線がプリチャージ電圧にあるとすると、ＶＱＱ
Ｗは、数１のようにする必要がある。

【０１２３】

【数１】

【０１２４】ここに、ライトの効率を考慮すると、ＶＢ
Ｌ_P＜ＶＷＤＢ_P＝約ＶＣＣというケースがあり、また、
近年のＤＲＡＭのＶＢＬ_Pは約１／２ＶＣＣにする手法
が多く使用されており、これを採用すると、数１は、数
２のようになる。

【０１２５】

【数２】

【０１２６】これら数１、数２から分かるように、ＶＱ
ＱＷはでるだけ高い電圧が良く、ＶＱＱＷ＝ＶＣＣ、又
は、ＶＱＱＷ＝ＶＣＣ＋α・ＶＴＨ（Ｈ）とするのが妥
当である。但し、α＞１である。このとき、ライト時の
ｎＭＯＳトランジスタ９１のゲートオーバドライブは、
数３のようになり、ｎＭＯＳトランジスタ９１のＯＮに
十分である。

【０１２７】

【数３】

【０１２８】また、同様に、リード時のＶＱＱＲについ
て考えると、ｎＭＯＳトランジスタ６０、６１の直列経
路の十分なＯＮのためには、ワーストケースを考慮する
と、ＶＱＱＲは、数４のようにする必要がある。但し、
ＶＴＨ（Ｌ）はｎＭＯＳトランジスタ６１のスレッショ
ルド電圧である。

【０１２９】

【数４】

【０１３０】一方、ＶＱＱＲのレベルでｎＭＯＳトラン
ジスタ９１がＯＦＦするのが理想であるが、あるいは、
ＯＮでもＶＴＨ（Ｈ）近辺の非常にオーバドライブの小
さい状態でなければならないから、ワーストケースを考
えると、ＶＱＱＲは、数５又は数６のようにするのが望
ましい。但し、ｋは、１／１０＞ｋ＞０で十分小さい値
である。

【０１３１】

【数５】

【０１３２】

【数６】

【０１３３】ここに、数４から分かるように、ＶＱＱＲ
のレベルをＶＣＣ−ＶＳＳの間の中間レベルにするため
には、ＶＴＨ（Ｌ）とＶＲＤＢ_pは低いことが望まし
い。また、数５、数６から分かるように、ＶＱＱＲはＶ
ＴＨ（Ｈ）と略同等ぐらいが望ましい。

【０１３４】いま、ＶＱＱＷ≧ＶＣＣにした場合には、
ＶＱＱＲは、ＶＱＱＲ＝約ＶＴＨ（Ｈ）＝１／２ＶＣＣ
程度にし、ＶＴＨ（Ｌ）は、ＶＴＨ（Ｌ）＝０.１〜０.
２［Ｖ］と小さく、ＶＲＤＢ_Pは、ＶＲＤＢ_P＝１／２Ｖ
ＣＣ−０.５［Ｖ］程度にする。

【０１３５】このようにすることで、リード時でも、ラ
イト時でも、コラム選択線を共有することができる。そ
こで例えば、第１実施例の場合のように、ＶＱＱＷ＝
３.０［Ｖ］、ＶＱＱＲ＝１.５［Ｖ］、ＶＴＨ（Ｈ）＝
１.５［Ｖ］、ＶＴＨ（Ｌ）＝０.１［Ｖ］、ＶＲＤＢ_P
＝１.５［Ｖ］、ＶＷＤＢ_P＝３.０［Ｖ］というレベル
で制御すれば、所望の動作を達成することができる。

【０１３６】第２実施例・・図１４、図１５本発明の第２実施例は、ＶＱＱジェネレータとして、図
１０に示すＶＱＱジェネレータの代わりに、図１４に示
すＶＱＱジェネレータを内蔵し、その他については、図
５に示すＤＲＡＭと同様に構成されるものである。

【０１３７】この図１４に示すＶＱＱジェネレータは、
図１０に示すＶＱＱジェネレータからｐＭＯＳトランジ
スタ１３３を除去し、インバータ１３７、１３８、ｎＭ
ＯＳトランジスタ１３９、１４０、ＭＯＳキャパシタ１
４１、１４２を付加したものである。なお、ＶＰＰは、
電源電圧ＶＣＣよりも高い電圧であり、例えば、ＶＣＣ
＋ＶＴＨあるいはＶＣＣ＋２ＶＴＨなる電圧である。

【０１３８】このＶＱＱジェネレータでは、リード時及
びリセット時は、ライトイネーブル信号ＷＥ＝「Ｌ」
で、インバータ１３５の出力＝「Ｈ」、ｎＭＯＳトラン
ジスタ１３４＝ＯＮとなり、分圧回路１１９はＶＱＱ線
１１８に接続される。

【０１３９】また、インバータ１３７の出力＝「Ｌ」、
ノード１４３＝「Ｌ」で、ｎＭＯＳトランジスタ１４０
＝ＯＦＦとなり、電圧ＶＰＰはＶＱＱ線１１８には伝わ
らない。

【０１４０】また、この場合、インバータ１３０_2n+1の
出力＝「Ｈ」、ＮＯＲ回路１３１の出力＝「Ｌ」、イン
バータ１３２の出力＝「Ｈ」で、ｎＭＯＳトランジスタ
１２６＝ＯＦＦ、ｐＭＯＳトランジスタ１２５＝ＯＦＦ
とされる。また、インバータ１３８の出力＝「Ｌ」とさ
れる。

【０１４１】したがって、リード時及びリセット時に
は、ＶＱＱ＝１／２ＶＣＣとされ、これがＶＱＱ線１１
８を介して、コラムゲート・ドライバ１１４のｐＭＯＳ
トランジスタ１１５等、コラムゲート・ドライバのｐＭ
ＯＳトランジスタに供給される。

【０１４２】この状態から、ライトイネーブル信号ＷＥ
＝「Ｈ」とされ、ライト期間にされると、インバータ１
３５の出力＝「Ｌ」、ｎＭＯＳトランジスタ１３４＝Ｏ
ＦＦとされ、分圧回路１１９がＶＱＱ線１１８と切り離
されると共に、インバータ１３７の出力＝「Ｈ」、ノー
ド１４３＝「Ｈ」とされる。

【０１４３】他方、この場合、インバータ１３０_2n+1の
出力＝「Ｈ」で、ＮＯＲ回路１３１の出力＝「Ｌ」、イ
ンバータ１３２の出力＝「Ｈ」となり、ｎＭＯＳトラン
ジスタ１２６＝ＯＦＦ、ｐＭＯＳトランジスタ１２５＝
ＯＦＦを維持する。

【０１４４】その後、インバータ１３０_2n+1の出力＝
「Ｌ」となるが、この場合、インバータ１３８＝「Ｈ」
となり、ノード１４３はＭＯＳキャパシタ１４１を介し
てチャージアップされて上昇し、ｎＭＯＳトランジスタ
１４０＝ＯＮとなり、ｎＭＯＳトランジスタ１４０のソ
ース電圧が上昇する。

【０１４５】すると、ＭＯＳキャパシタ１４２を介して
ノード１４３の電圧が更に上昇してＶＰＰを越えるよう
になり，電圧ＶＰＰがＶＱＱ線１１８に伝達され、ＶＱ
Ｑ＝ＶＰＰとなり、これがＶＱＱ線１１８を介して、コ
ラムゲート・ドライバ１１４のｐＭＯＳトランジスタ１
１５等、コラムゲート・ドライバのｐＭＯＳトランジス
タに供給される。なお、この場合、ｎＭＯＳトランジス
タ１２６＝ＯＦＦ、ｐＭＯＳトランジスタ１２５＝ＯＦ
Ｆを維持している。

【０１４６】その後、ライト期間が終了すると、ライト
イネーブル信号ＷＥ＝「Ｌ」で、インバータ１３５の出
力＝「Ｈ」となり、ｎＭＯＳトランジスタ１３４＝ＯＮ
とされ、分圧回路１１９とＶＱＱ線１１８が接続される
と共に、インバータ１３７の出力＝「Ｌ」、ノード１４
３＝「Ｌ」とされ、ｎＭＯＳトランジスタ１４０＝ＯＦ
Ｆとされる。

【０１４７】他方、この場合、インバータ１３０_2n+1の
出力＝「Ｌ」、ＮＯＲ回路１３１の出力＝「Ｈ」、イン
バータ１３２の出力＝「Ｌ」で、ｎＭＯＳトランジスタ
１２６＝ＯＮ、ｐＭＯＳトランジスタ１２５＝ＯＮとな
り、抵抗１２７、１２８を介してＶＱＱは高速に１／２
ＶＣＣにリセットされる。

【０１４８】なお、図１５は、このＶＱＱジェネレータ
を搭載してなる第２実施例のライト時の動作を示す波形
図であり、ＶＱＱが低電圧側を１／２ＶＣＣ、高電圧側
をＶＰＰとしている点を除き、図１３に示す第１実施例
におけるライト時の動作と同一である。

【０１４９】この第２実施例によれば、第１実施例と同
様の作用効果を得ることができると共に、ライト用コラ
ムゲートをドライブする場合のコラム選択線ＣＬの電圧
をＶＰＰ＞ＶＣＣとすることができるので、ライト用コ
ラムゲートを構成するｎＭＯＳトランジスタのスイッチ
ング動作の高速化を図ることができ、また、ライト用デ
ータバスのデータをビット線に安定的に伝達することが
できる。

【０１５０】第３実施例・・図１６、１７図１６は本発明の第３実施例の要部を示す回路図であ
り、この第３実施例は、第１実施例のコラムデコーダ１
１２と構成の異なるコラムデコーダ１４４を搭載してい
る点を除き、図５に示す第１実施例と同様に構成されて
いる。

【０１５１】ここに、コラムデコーダ１４４は、コラム
の選択を行うＮＡＮＤ回路として、電圧ＶＱＱを電源電
圧とするＮＡＮＤ回路を使用し、コラムゲート・ドライ
バを削除したものである。

【０１５２】即ち、図１６を使用して説明すれば、リー
ド用コラムゲート５８、５９及びライト用コラムゲート
８９、９０を選択するＮＡＮＤ回路として、電圧ＶＱＱ
を電源電圧とするＮＡＮＤ回路１４５を使用し、図５に
示すコラムゲート・ドライバ１１４を削除している。

【０１５３】このＮＡＮＤ回路１４５は、例えば、図１
７に示すように構成される。図中、１４６₀、１４６₁・
・・１４６₉はｐＭＯＳトランジスタ、１４７₀、１４７
₁・・・１４７₉はｎＭＯＳトランジスタである。

【０１５４】このように、この第３実施例によれば、コ
ラムの選択を行うＮＡＮＤ回路から第１の場合と同様の
コラム選択信号ＣＬ₁、ＣＬ₂・・・ＣＬ_m+1を出力する
ようにし、コラムゲート・ドライバを不要としているの
で、コラムゲート・ドライバを形成する領域をなくし、
面積損を第１実施例以上に減らし、チップ面を第１実施
例以上に有効に利用することができる。

【０１５５】

【発明の効果】本発明中、第１の発明によれば、２以上
のコラム毎に１個のコラムゲート・ドライバを設ければ
足り、１コラムごとに１個のコラムゲート・ドライバを
設ける必要がないので、コラムゲート・ドライバを形成
する領域を縮小化し、面積損を減らし、チップ面を有効
に利用することができる。

【０１５６】また、第２の発明によれば、コラムゲート
・ドライバを不要としているので、コラムゲート・ドラ
イバを形成する領域をなくし、面積損を第１の発明以上
に減らし、チップ面を第１の発明以上に有効に利用する
ことができる。

【図面の簡単な説明】

【図１】本発明中、第１の発明の原理を示す回路図であ
る。

【図２】リード用コラムゲート及びライト用コラムゲー
トの構成を示す回路図である。

【図３】本発明中、第２の発明の原理を示す回路図であ
る。

【図４】リード用コラムゲートの他の構成例を示す回路
図である。

【図５】本発明の第１実施例の要部を示す回路図であ
る。

【図６】本発明の第１実施例を構成するセンスアンプ活
性化回路を示す回路図である。

【図７】本発明の第１実施例を構成するＶＳＳ＊ジェネ
レータを示す回路図である。

【図８】本発明の第１実施例を構成するリードアンプを
示す回路図である。

【図９】本発明の第１実施例を構成するライトアンプを
示す回路図である。

【図１０】本発明の第１実施例を構成するＶＱＱジェネ
レータを示す回路図である。

【図１１】図１０に示すＶＱＱジェネレータの動作を示
す波形図である。

【図１２】本発明の第１実施例のリード時の動作を示す
波形図である。

【図１３】本発明の第１実施例のライト時の動作を示す
波形図である。

【図１４】本発明の第２実施例が内蔵するＶＱＱジェネ
レータを示す回路図である。

【図１５】本発明の第２実施例のライト時の動作を示す
波形図である。

【図１６】本発明の第３実施例の要部を示す回路図であ
る。

【図１７】本発明の第３実施例を構成するコラムデコー
ダのＮＡＮＤ回路を示す回路図である。

【図１８】従来のＤＲＡＭの一例の要部を示す回路図で
ある。

【符号の説明】

３８₁、３８₂・・・３８_mn+n ビット線対３９₁、３９₂・・・３９_n リード用データバス線対４０₁、４０₂・・・４０_n ライト用データバス線対４１₁、４１₂・・・４１_mn+n リード用コラムゲート４２₁、４２₂・・・４２_mn+n ライト用コラムゲート４３₁、４３₂・・・４３_m+1 コラムゲート・ドライバＣＬ₁、ＣＬ₂・・・ＣＬ_m+1 コラム選択信号

Claims

【特許請求の範囲】

【請求項１】第１、第２・・・第ｍｎ＋ｎ（但し、ｎ＝
２以上の整数、ｍ＝０以上の整数）のビット線対（３８
₁、３８₂・・・３８_mn+n）に対して第１、第２・・・第
ｎのリード用データバス線対（３９₁、３９₂・・・３９
_n）及びライト用データバス線対（４０₁、４０₂・・・
４０_n）を設けると共に、前記第１、第２・・・第ｍｎ
＋ｎのビット線対（３８₁、３８₂・・・３８_mn+n）に対
応させて第１、第２・・・第ｍｎ＋ｎのリード用コラム
ゲート（４１₁、４１₂・・・４１_mn+n）及びライト用コ
ラムゲート（４２₁、４２₂・・・４２_mn+n）を設け、第
ｐｎ＋ｉ（但し、ｐ＝０〜ｍの整数、ｉ＝１〜ｎの整
数）のリード用コラムゲートは、第１、第２、第３、第
４のＭＯＳトランジスタ（４４_pn+i、４５_pn+i、４６
_pn+i、４７_pn _+i）を有してなり、前記第１、第２のＭＯ
Ｓトランジスタ（４４_pn+i、４５_pn+i）を所定の配線
（５０）と第ｉのリード用データバス線対（３９_i）の
一方のリード用データバス線（／ＲＤＢ_i）との間に順
に直列に接続し、前記第１のＭＯＳトランジスタ（４４
_pn+i）のゲートを第ｐｎ＋ｉのビット線対（３８_pn+i）
の一方のビット線（ＢＬ_pn+i）に接続すると共に、前記
第３、第４のＭＯＳトランジスタ（４６_pn+i、４
７_pn+i）を前記所定の配線（５０）と前記第ｉのリード
用データバス線対（３９_i）の他方のリード用データバ
ス線（ＲＤＢ_i）との間に順に直列に接続し、前記第３
のＭＯＳトランジスタ（４６_pn+i）のゲートを前記第ｐ
ｎ＋ｉのビット線対（３８_pn+i）の他方のビット線（／
ＢＬ_pn+i）に接続し、第ｐｎ＋ｉのライト用コラムゲー
ト（４２_pn+i）は、前記第２、第４のＭＯＳトランジス
タ（４５_pn+i、４７_pn+i）よりもスレッショルド電圧の
高い第５、第６のＭＯＳトランジスタ（４８_pn+i、４９
_pn+i）を有してなり、前記第５のＭＯＳトランジスタ
（４８_pn+i）を前記第ｐｎ＋ｉのビット線対（３
８_pn+i）の一方のビット線（ＢＬ_pn+i）と第ｉのライト
用データバス線対（４０_i）の一方のライト用データバ
ス線（ＷＤＢ_i）との間に接続すると共に、前記第６の
ＭＯＳトランジスタ（４９_pn+i）を前記第ｐｎ＋ｉのビ
ット線対（３８_pn+i）の他方のビット線（／ＢＬ_pn+i）
と前記第ｉのライト用データバス線対（４０_i）の他方
のライト用データバス線（／ＷＤＢ_i）との間に接続
し、前記第１、第２・・・第ｍｎ＋ｎのリード用コラム
ゲート（４１₁、４１₂・・・４１_mn+n）及びライト用コ
ラムゲート（４２₁、４２₂・・・４２_mn+n）は、第１、
第２・・・第ｎのリード用コラムゲート（４１₁、４１₂
・・・４１_n）及びライト用コラムゲート（４２₁、４２
₂・・・４２_n）からなるグループ、第ｎ＋１、第ｎ＋２
・・・第ｎ＋ｎのリード用コラムゲート（４１_n+1、４
１_n+2・・・４１_n＋_n）及びライト用コラムゲート（４
２_n+1、４２_n+2・・・４２_n+n）からなるグループ、・
・・、第ｍｎ＋１、第ｍｎ＋２・・・第ｍｎ＋ｎのリー
ド用コラムゲート（４１_mn+1、４１_mn ₊₂・・・４
１_mn+n）及びライト用コラムゲート（４２_mn+1、４２
_mn+2・・・４２ _mn+n）からなるグループをそれぞれ１単
位として、それぞれ、第１、第２・・・第ｍ＋１のコラ
ムゲート・ドライバ（４３₁、４３₂・・・４３_m+1）に
より、前記第２、第４、第５、第６のＭＯＳトランジス
タ（４５_pn+i、４７_pn+i、４８_pn _+i、４９_pn+i）のゲー
トに対して、リード時は、前記第２、第４のＭＯＳトラ
ンジスタ（４５_pn+i、４７_pn+i）を導通状態、前記第
５、第６のＭＯＳトランジスタ（４８_pn+i、４９_pn+i）
を非導通状態とし、ライト時は、前記第２、第４、第
５、第６のＭＯＳトランジスタ（４５_pn+i、４７_pn+i、
４８_pn+i、４９_pn+i）を導通状態とするレベルのコラム
選択信号（ＣＬ₁、ＣＬ₂・・・ＣＬ_m+1）が供給される
ように構成されていることを特徴とする半導体記憶装
置。
【請求項２】第１、第２・・・第ｍｎ＋ｎ（但し、ｎ＝
２以上の整数、ｍ＝０以上の整数）のビット線対（３８
₁、３８₂・・・３８_mn+n）に対して第１、第２・・・第
ｎのリード用データバス線対（３９₁、３９₂・・・３９
_n）及びライト用データバス線対（４０₁、４０₂・・・
４０_n）を設けると共に、前記第１、第２・・・第ｍｎ
＋ｎのビット線対（３８₁、３８₂・・・３８_mn+n）に対
応させて第１、第２・・・第ｍｎ＋ｎのリード用コラム
ゲート（４１₁、４１₂・・・４１_mn+n）及びライト用コ
ラムゲート（４２₁、４２₂・・・４２_mn+n）を設け、第
ｐｎ＋ｉ（但し、ｐ＝０〜ｍの整数、ｉ＝１〜ｎの整
数）のリード用コラムゲートは、第１、第２、第３、第
４のＭＯＳトランジスタ（４４_pn+i、４５_pn+i、４６
_pn+i、４７_pn _+i）を有してなり、前記第１、第２のＭＯ
Ｓトランジスタ（４４_pn+i、４５_pn+i）を第ｉのリード
用データバス線対（３９_i）の一方のリード用データバ
ス線（／ＲＤＢ_i）と所定の配線（５０）との間に順に
直列に接続し、前記第１のＭＯＳトランジスタ（４４
_pn+i）のゲートを第ｐｎ＋ｉのビット線対（３８_pn+i）
の一方のビット線（ＢＬ_pn+i）に接続すると共に、前記
第３、第４のＭＯＳトランジスタ（４６_pn+i、４
７_pn+i）を前記第ｉのリード用データバス線対（３
９_i）の他方のリード用データバス線（ＲＤＢ_i）と前記
所定の配線（５０）との間に順に直列に接続し、前記第
３のＭＯＳトランジスタ（４６_pn+i）のゲートを前記第
ｐｎ＋ｉのビット線対（３８_pn+i）の他方のビット線
（／ＢＬ_pn+i）に接続し、第ｐｎ＋ｉのライト用コラム
ゲート（４２_pn+i）は、前記第２、第４のＭＯＳトラン
ジスタ（４５_pn+i、４７_pn+i）よりもスレッショルド電
圧の高い第５、第６のトランジスタ（４８_pn+i、４９
_pn+i）を有してなり、前記第５のＭＯＳトランジスタ
（４８_pn+i）を前記第ｐｎ＋ｉのビット線対（３
８_pn+i）の一方のビット線（ＢＬ_pn+i）と第ｉのライト
用データバス線対（４０_i）の一方のライト用データバ
ス線（ＷＤＢ_i）との間に接続すると共に、前記第６の
ＭＯＳトランジスタ（４９_pn+i）を前記第ｐｎ＋ｉのビ
ット線対（３８_pn+i）の他方のビット線（／ＢＬ_pn+i）
と前記第ｉのライト用データバス線対（４０_i）の他方
のライト用データバス線（ＷＤＢ_i）との間に接続し、
前記第１、第２・・・第ｍｎ＋ｎのリード用コラムゲー
ト（４１₁、４１₂・・・４１_mn+n）及びライト用コラム
ゲート（４２₁、４２₂・・・４２_mn+n）は、第１、第２
・・・第ｎのリード用コラムゲート（４１₁、４１₂・・
・４１_n）及びライト用コラムゲート（４２₁、４２ ₂・
・・４２_n）からなるグループ、第ｎ＋１、第ｎ＋２・
・・第ｎ＋ｎのリード用コラムゲート（４１_n+1、４１
_n+2・・・４１_n＋_n）及びライト用コラムゲート（４２
_n+1、４２_n+2・・・４２_n+n）からなるグループ、・・
・、第ｍｎ＋１、第ｍｎ＋２・・・第ｍｎ＋ｎのリード
用コラムゲート（４１_mn+1、４１_mn+2・・・４１_mn+n）
及びライト用コラムゲート（４２_mn+1、４２_mn+2・・・
４２_mn+n）からなるグループをそれぞれ１単位として、
それぞれ、第１、第２・・・第ｍ＋１のコラムゲート・
ドライバ（４３₁、４３₂・・・４３_m+1）により、前記
第２、第４、第５、第６のＭＯＳトランジスタ（４５
_pn+i、４７_pn+i、４８_pn+i、４９_pn+i）のゲートに対し
て、リード時は、前記第２、第４のＭＯＳトランジスタ
（４５_pn+i、４７_pn+i）を導通状態、前記第５、第６の
ＭＯＳトランジスタ（４８_pn+i、４９_pn+i）を非導通状
態とし、ライト時は、前記第２、第４、第５、第６のＭ
ＯＳトランジスタ（４５_pn+i、４７_pn+i、４８_pn+i、４
９_pn+i）を導通状態とするレベルのコラム選択信号（Ｃ
Ｌ₁、ＣＬ₂・・・ＣＬ_m+1）が供給されるように構成さ
れていることを特徴とする半導体記憶装置。
【請求項３】第１、第２・・・第ｍｎ＋ｎ（但し、ｎ＝
２以上の整数、ｍ＝０以上の整数）のビット線対（３８
₁、３８₂・・・３８_mn+n）に対して第１、第２・・・第
ｎのリード用データバス線対（３９₁、３９₂・・・３９
_n）及びライト用データバス線対（４０₁、４０₂・・・
４０_n）を設けると共に、前記第１、第２・・・第ｍｎ
＋ｎのビット線対（３８₁、３８₂・・・３８_mn+n）に対
応させて第１、第２・・・第ｍｎ＋ｎのリード用コラム
ゲート（４１₁、４１₂・・・４１_mn+n）及びライト用コ
ラムゲート（４２₁、４２₂・・・４２_mn+n）を設け、第
ｐｎ＋ｉ（但し、ｐ＝０〜ｍの整数、ｉ＝１〜ｎの整
数）のリード用コラムゲートは、第１、第２、第３、第
４のＭＯＳトランジスタ（４４_pn+i、４５_pn+i、４６
_pn+i、４７_pn _+i）を有してなり、前記第１、第２のＭＯ
Ｓトランジスタ（４４_pn+i、４５_pn+i）を所定の配線
（５０）と第ｉのリード用データバス線対（３９_i）の
一方のリード用データバス線（／ＲＤＢ_i）との間に順
に直列に接続し、前記第１のＭＯＳトランジスタ（４４
_pn+i）のゲートを第ｐｎ＋ｉのビット線対（３８_pn+i）
の一方のビット線（ＢＬ_pn+i）に接続すると共に、前記
第３、第４のＭＯＳトランジスタ（４６_pn+i、４
７_pn+i）を前記所定の配線（５０）と前記第ｉのリード
用データバス線対（３９_i）の他方のリード用データバ
ス線（ＲＤＢ_i）との間に順に直列に接続し、前記第３
のＭＯＳトランジスタ（４６_pn+i）のゲートを前記第ｐ
ｎ＋ｉのビット線対（３８_pn+i）の他方のビット線（／
ＢＬ_pn+i）に接続し、第ｐｎ＋ｉのライト用コラムゲー
ト（４２_pn+i）は、前記第２、第４のＭＯＳトランジス
タ（４５_pn+i、４７_pn+i）よりもスレッショルド電圧の
高い第５、第６のＭＯＳトランジスタ（４８_pn+i、４９
_pn+i）を有してなり、前記第５のＭＯＳトランジスタ
（４８_pn+i）を前記第ｐｎ＋ｉのビット線対（３
８_pn+i）の一方のビット線（ＢＬ_pn+i）と第ｉのライト
用データバス線対（４０_i）の一方のライト用データバ
ス線（ＷＤＢ_i）との間に接続すると共に、前記第６の
ＭＯＳトランジスタ（４９_pn+i）を前記第ｐｎ＋ｉのビ
ット線対（３８_pn+i）の他方のビット線（／ＢＬ_pn+i）
と前記第ｉのライト用データバス線対（４０_i）の他方
のライト用データバス線（ＷＤＢ_i）との間に接続し、
前記第１、第２・・・第ｍｎ＋ｎのリード用コラムゲー
ト（４１₁、４１₂・・・４１_mn+n）及びライト用コラム
ゲート（４２₁、４２₂・・・４２_mn+n）は、第１、第２
・・・第ｎのリード用コラムゲート（４１₁、４１₂・・
・４１_n）及びライト用コラムゲート（４２₁、４２₂・
・・４２_n）かるなるグループ、第ｎ＋１、第ｎ＋２・
・・第ｎ＋ｎのリード用コラムゲート（４１_n+1、４１
_n+2・・・４１_n＋_n）及びライト用コラムゲート（４２
_n+1、４２_n+2・・・４２_n+n）からなるグループ、・・
・、第ｍｎ＋１、第ｍｎ＋２・・・第ｍｎ＋ｎのリード
用コラムゲート（４１_mn+1、４１_mn+2・・・４１_mn+n）
及びライト用コラムゲート（４２_mn+1、４２_mn+2・・・
４２_mn _+n）からなるグループをそれぞれ１単位として、
それぞれ、コラムゲートを構成する第１、第２・・・第
ｍ＋１の論理ゲート（４３₁、４３₂・・・４３_m+1）に
より、前記第２、第４、第５、第６のＭＯＳトランジス
タ（４５_pn+i、４７_pn+i、４８_pn+i、４９_pn+i）のゲー
トに対して、リード時は、前記第２、第４のＭＯＳトラ
ンジスタ（４５_pn+i、４７_pn+i）を導通状態、前記第
５、第６のＭＯＳトランジスタ（４８_pn+i、４９_pn+i）
を非導通状態とし、ライト時は、前記第２、第４、第
５、第６のＭＯＳトランジスタ（４５_pn+i、４７_pn+i、
４８_pn+i、４９ _pn+i）を導通状態とするレベルのコラム
選択信号（ＣＬ₁、ＣＬ₂・・・ＣＬ_m+1）が供給される
ように構成されていることを特徴とする半導体記憶装
置。
【請求項４】第１、第２・・・第ｍｎ＋ｎ（但し、ｎ＝
２以上の整数、ｍ＝０以上の整数）のビット線対（３８
₁、３８₂・・・３８_mn+n）に対して第１、第２・・・第
ｎのリード用データバス線対（３９₁、３９₂・・・３９
_n）及びライト用データバス線対（４０₁、４０₂・・・
４０_n）を設けると共に、前記第１、第２・・・第ｍｎ
＋ｎのビット線対（３８₁、３８₂・・・３８_mn+n）に対
応させて第１、第２・・・第ｍｎ＋ｎのリード用コラム
ゲート（４１₁、４１₂・・・４１_mn+n）及びライト用コ
ラムゲート（４２₁、４２₂・・・４２_mn+n）を設け、第
ｐｎ＋ｉ（但し、ｐ＝０〜ｍの整数、ｉ＝１〜ｎの整
数）のリード用コラムゲートは、第１、第２、第３、第
４のＭＯＳトランジスタ（４４_pn+i、４５_pn+i、４６
_pn+i、４７_pn _+i）を有してなり、前記第１、第２のＭＯ
Ｓトランジスタ（４４_pn+i、４５_pn+i）を第ｉのリード
用データバス線対（３９_i）の一方のリード用データバ
ス線（／ＲＤＢ_i）と所定の配線（５０）との間に順に
直列に接続し、前記第１のＭＯＳトランジスタ（４４
_pn+i）のゲートを第ｐｎ＋ｉのビット線対（３８_pn+i）
の一方のビット線（ＢＬ_pn+i）に接続すると共に、前記
第３、第４のＭＯＳトランジスタ（４６_pn+i、４
７_pn+i）を前記第ｉのリード用データバス線対（３
９_i）の他方のリード用データバス線（ＲＤＢ_i）と前記
所定の配線（５０）との間に順に直列に接続し、前記第
３のＭＯＳトランジスタ（４６_pn+i）のゲートを前記第
ｐｎ＋ｉのビット線対（３８_pn+i）の他方のビット線
（／ＢＬ_pn+i）に接続し、第ｐｎ＋ｉのライト用コラム
ゲート（４２_pn+i）は、前記第２、第４のＭＯＳトラン
ジスタ（４５_pn+i、４７_pn+i）よりもスレッショルド電
圧の高い第５、第６のトランジスタ（４８_pn+i、４９
_pn+i）を有してなり、前記第５のＭＯＳトランジスタ
（４８_pn+i）を前記第ｐｎ＋ｉのビット線対（３
８_pn+i）の一方のビット線（ＢＬ_pn+i）と第ｉのライト
用データバス線対（４０_i）の一方のライト用データバ
ス線（ＷＤＢ_i）との間に接続すると共に、前記第６の
ＭＯＳトランジスタ（４９_pn+i）を前記第ｐｎ＋ｉのビ
ット線対（３８_pn+i）の他方のビット線（／ＢＬ_pn+i）
と前記第ｉのライト用データバス線対（４０_i）の他方
のライト用データバス線（ＷＤＢ_i）との間に接続し、
前記第１、第２・・・第ｍｎ＋ｎのリード用コラムゲー
ト（４１₁、４１₂・・・４１_mn+n）及びライト用コラム
ゲート（４２₁、４２₂・・・４２_mn+n）は、第１、第２
・・・第ｎのリード用コラムゲート（４１₁、４１₂・・
・４１_n）及びライト用コラムゲート（４２₁、４２ ₂・
・・４２_n）からなるグループ、第ｎ＋１、第ｎ＋２・
・・第ｎ＋ｎのリード用コラムゲート（４１_n+1、４１
_n+2・・・４１_n＋_n）及びライト用コラムゲート（４２
_n+1、４２_n+2・・・４２_n+n）からなるグループ、・・
・、第ｍｎ＋１、第ｍｎ＋２・・・第ｍｎ＋ｎのリード
用コラムゲート（４１_mn+1、４１_mn+2・・・４１_mn+n）
及びライト用コラムゲート（４２_mn+1、４２_mn+2・・・
４２_mn+n）からなるグループをそれぞれ１単位として、
それぞれ、コラムデコーダを構成する第１、第２・・・
第ｍ＋１の論理ゲート（４３₁、４３₂・・・４３_m+1）
により、前記第２、第４、第５、第６のＭＯＳトランジ
スタ（４５_pn+i、４７_pn+i、４８_pn+i、４９_pn+i）のゲ
ートに対して、リード時は、前記第２、第４のＭＯＳト
ランジスタ（４５_pn+i、４７_pn+i）を導通状態、前記第
５、第６のＭＯＳトランジスタ（４８_pn+i、４９_pn+i）
を非導通状態とし、ライト時は、前記第２、第４、第
５、第６のＭＯＳトランジスタ（４５_pn+i、４７_pn+i、
４８_pn+i、４９_pn _+i）を導通状態とするレベルのコラム
選択信号（ＣＬ₁、ＣＬ₂・・・ＣＬ_m+1）が供給される
ように構成されていることを特徴とする半導体記憶装
置。
【請求項５】前記所定の配線（５０）は、リード時は接
地され、ライト時は、プリチャージされたリード用デー
タバス線対から選択されたコラムのリード用コラムゲー
トを介して前記所定の配線（５０）に流れる電流を抑制
することができる電圧に設定されることを特徴とする請
求項１、２、３又は４記載の半導体記憶装置。
【請求項６】前記コラム選択信号（ＣＬ₁、ＣＬ₂・・・
ＣＬ_m+1）のリード時のレベルは、前記ビット線対（３
８₁、３８₂・・・３８_mn+n）のプリチャージ電圧に近い
ことを特徴とする請求項１、２、３、４又は５記載の半
導体記憶装置。
【請求項７】前記コラム選択信号（ＣＬ₁、ＣＬ₂・・・
ＣＬ_m+1）のリード時のレベルは、電源電圧よりも高電
圧であることを特徴とする請求項１、２、３、４、５又
は６記載の半導体記憶装置。
【請求項８】リード時には、前記コラム選択信号（ＣＬ
₁、ＣＬ₂・・・ＣＬ_m+1）のリード時のレベルと同一レ
ベルの電圧を出力し、ライト時には、前記コラム選択信
号（ＣＬ₁、ＣＬ₂・・・ＣＬ_m+1）のライト時のレベル
と同一レベルの電圧を出力する電圧発生回路を設け、該
電圧発生回路から出力される電圧に基づいて前記コラム
選択信号（ＣＬ₁、ＣＬ₂・・・ＣＬ_m+1）を生成するこ
とを特徴とする請求項１、２、３、４、５、６又は７記
載の半導体記憶装置。
【請求項９】前記電圧発生回路は、前記コラム選択信号
（ＣＬ₁、ＣＬ₂・・・ＣＬ_m+1）のリード時のレベルと
同一レベルの電圧を出力する第１の電圧発生回路と、前
記コラム選択信号（ＣＬ₁、ＣＬ₂・・・ＣＬ_m+1）のラ
イト時のレベルと同一レベルの電圧を出力する第２の電
圧発生回路と、リード時には、前記第１の電圧発生回路
を出力端に接続すると共に、前記第２の電圧発生回路を
不活性にし、ライト時には、前記第１の電圧発生回路と
前記出力端との接続を切り離すと共に、前記第２の電圧
発生回路を活性化する電圧発生制御回路と、ライト期間
が終了した場合は、前記出力端の電圧を前記コラム選択
信号（ＣＬ₁、ＣＬ₂・・・ＣＬ_m+1）のライト時のレベ
ルと同一レベルの電圧から前記コラム選択信号（Ｃ
Ｌ₁、ＣＬ₂・・・ＣＬ_m+1）のリード時のレベルと同一
レベルの電圧に強制的にリセットするリセット回路とを
設けて構成されていることを特徴とする請求項１、２、
３、４、５、６、７又は８記載の半導体記憶装置。
【請求項１０】第１の電圧を出力する第１の電圧発生回
路と、前記第２の電圧よりも高電圧の第２の電圧を出力
する第２の電圧発生回路と、第１のモード時には、前記
第１の電圧発生回路を出力端に接続すると共に、前記第
２の電圧発生回路を不活性にし、第２のモード時には、
前記第１の電圧発生回路と前記出力端との接続を切り離
すと共に、前記第２の電圧発生回路を活性化する電圧発
生制御回路と、前記第２のモード期間が終了した場合
は、前記出力端の電圧を前記第２の電圧から前記第１の
電圧に強制的にリセットするリセット回路とを設けて構
成されていることを特徴とする電圧発生回路。