JPS6233674B2

JPS6233674B2 -

Info

Publication number: JPS6233674B2
Application number: JP54119403A
Authority: JP
Inventors: Hiroo Masuda; Katsuhiro Shimohigashi
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1979-09-19
Filing date: 1979-09-19
Publication date: 1987-07-22
Also published as: DE3035260A1; US4399519A; JPS5644189A; DE3035260C2

Description

【発明の詳細な説明】本発明は、高速化に適した半導体メモリ、とく
に、Ｎチヤンネル電界効果型トランジスタとＰチ
ヤンネル電界効果型トランジスタとを有する相補
型の半導体メモリに関する。

近年、１つのＮチヤンネル金属酸化物型電界効
果型トランジスタ（以下、NMOSと略す）と、キ
ヤパシタからなるメモリセルを用いるダイナミツ
ク型のメモリが実用化されているが、この種のメ
モリにあつては、メモリセルからデータ線上に情
報を読出す時間が大きいという問題があつた。す
なわち、メモリセルが選択されると、キヤパシタ
ンスの端子電圧が、データ線の電圧の影響をうけ
て増大するため、メモリセル内のNMOSについ
て、このキヤパシタンスの端子に接続されたソー
スと、ワード線に接続されたゲート間の電圧が、
ワード線電圧が上昇しても急激に上昇しない。従
つて、NMOSのコンダクタンスは余り増大しない
ため、メモリセル内の情報がデータ線上に完全に
読出されるに要する時間が大きい。従つて、その
後につづく検出用アンプの動作開始タイミングを
遅らせねばならなくなるため、メモリセルの情報
を外部において利用するまでに時間を要する。

この問題はＰチヤンネル型のMOS（以下
PMOSと略す）についても同様である。

本発明は、従来のこの問題を解決した、高速の
半導体メモリを提供することを目的とする。

このために、本発明では、メモリセルの情報を
読み出すときに、メモリセル内のNMOS又は
PMOSの電極領域のうち、データ線に接続された
電極領域がソースとして動作させるようにしたも
のである。

以下、実施例に基づき、本発明を説明する。

第１図は本発明の第１の実施例を示す。

第１図のメモリにおいて、一対のデータ線
D₀，₀はプリアンプPAに接続され、データ線D₀
に交叉して64本のメモリセル選択用のワード線
W₀〜W₆₃、ダミーセル選択用のワード線Ｗ_Dとが
設けられ、データ線₀に交叉して64本のメモリ
セル選択用のワード線₀〜₆₃，ダミーセル選
択用のワード線_Dとが設けられている。これら
のワード線W₀〜W₆₃，₀〜₆₃とデータ線D₀，
₀との交点にメモリセルMCが設けられ、ダミー
セル用ワード線Ｗ_D，_Dとデータ線D₀，₀との
交点にダミーセルDMCが設けられている。メモ
リセルMCはPMOSQ₄と、このPMOSQ₄のドレイ
ンに接続されたキヤパシタンスC₄からなる。
PMOSQ₄のゲートはワード線に接続され、ソー
スはデータ線に接続されている。一方、ダミーセ
ルDMCは、PMOSQ₆と、このPMOSのドレイン
に接続されたキヤパシタンスC₆と、このキヤパ
シタンスの電位を初期設定するPMOSQ₈よりな
る。

本発明の実施例で用いNMOS，PMOSはすべ
て、エンハンス型である。第１図のメモリには、
例えば64対のデータ線が設けられているが、デー
タ線対D₀，₀以外は簡単化のために図示されて
いない。各データ線は、PMOSQ₁₄，₁₄を介して
コモンデータ線Ｄ_c，_cに接続されている。メモ
リセルの選択時には、デコーダ２０は、線２２か
ら入力される14個のアドレス信号a₀，a₁，……
a₆，₀，₁，……₆に応答して、ワード線のドラ
イバ１０により、選択すべきメモリセルの接続さ
れたワード線、たとえばワード0W₀を選択的に起
動するとともに、この選択すべきメモリセルが接
続されているデータ線、たとえば、D₀と対をな
すデータ線、たとえば、₀に交叉するダミーセ
ル用ワード線_Dを選択的に駆動する。ここで、
アドレス信号₀，₁，……₆はそれぞれアドレス
信号a₀，a₁，……a₆の補の信号である。

第２図は、このデコーダ２０と、ワード線
W₀，W₁を駆動するためのドライバ１０₀₁と、ダ
ミーセル用ワード線_Dを駆動するためドライバ
１０_Dとを示したものである。図では、デコーダ
２０のうち、一対のワード線W₀，W₁を選択する
ための部分デコーダ２０Ａと、ダミーワード線
_Dを選択するための部分デコーダ２０Ｂと、部分
デコーダ２０Ａで選択された一対のワード線の内
の一方をさらに選択するための部分デコーダ２０
Ｃのみを示してある。他のメモリセル用のワード
線に対する部分デコーダおよびダミーセル用のワ
ード線Ｗ_Dに対する部分デコーダは簡単化のため
に図示されていない。本実施例では、メモリセル
用のワード線W₀〜W₆₃，₀〜₆₃のための部分
デコーダは、隣接する２つのワード線に共通に設
けられている。その構成は、図示された部分デコ
ーダ２０Ａと同一であり、入力されるアドレス信
号のみが異なる。

すなわち、各部分デコーダは、６個のアドレス
信号がそれぞれ入力される６個のNMOSQ₂₄〜Q₂₉
を有する。入力されるアドレス信号は、a₁又は
₁，a₂又は₂，……a₆又は₆の６個であり、これ
らがすべて低レベルのときに、この部分デコーダ
に接続された２つのワード線が選択されるように
構成されている。たとえば、ワード線W₀，W₁を
選択するための部分デコーダ２０Ａでは、図示す
るように、アドレス信号a₁，a₂，……a₆が入力さ
れる。一方、例えば、ワード線W₂，W₃（図示せ
ず）を選択するための部分デコーダ（図示せず）
には、₁，a₂，……a₆というように、a₁の補の信
号₁が入力される。

各部分デコーダによつて一対のワード線がまず
選ばれ、選ばれた１対のワード線の内の一方がさ
らに、部分デコーダ２０Ｃ内のNMOSQ₂₀，₂₀の
出力線１２Ａ，１２Ｂによつて選ばれる。こうし
て、選ぶべき１つのワード線が駆動される。この
ために、線１２Ａ，１２Ｂは、メモリセル用の複
数のドライバに、接続されている。

部分デコーダ２０Ｂは、アドレス信号a₆が低レ
ベルのときに、ダミーセル用ワード線_Dを選択
するように、アドレス信号a₆のみが入力されるた
めのNMOSQ₃₂を有する。同様に、ワード線Ｗ_Dを
選択するための部分デコーダ（図示せず）は、ア
ドレス信号₆が低レベルのときに、ダミーセル用
ワード線Ｗ_Dを選択するように構成される。

また、ドライバ１０₀₁は、ワード線W₀，W₁に
それぞれ接続されたラツチ回路３０、
NMOSQ₄₈，Q₅₄と、これらのNMOSに共通に接続
されたNMOSQ₄₆とPMOSQ₄₄とからなる。
NMOSQ₄₈，Q₅₄は、線１２Ａ，１２Ｂの電圧によ
り制御される。他のワード線W₃〜W₆₃，₀〜
₆₃もラツチ回路３０、NMOSQ₄₆，Q₄₈，Q₅₄，
PMOSQ₄₄を有する。ドライバ１０_Dは、
NMOSQ₄₈，Q₅₄を有しない点で、ドライバ１０₀₁
と異なるのみである。ドライバ１０_Dについても
全く同じである。

以下、第３図のタイムチヤートを参照しながら
第１図、第２図の回路の動作を説明する。

まず、第３図ａに示す高レベルのプリチヤージ
信号φ_pにより、NMOSQ₂，₂，Q₃，₃はそれ
ぞれ、データ線D₀，₀、コモンデータ線Ｄ_c，_c
をドレインに印加された電源電圧Vcc（５ボル
ト）にプリチヤージする。このため、信号φ_pの
高レベルは、電圧Vccよりも、NMOSQ₂，₂，
Q₃，₃のしきい値電圧分だけ高い電圧に選ばれ
る。また、プリチヤージ信号φ_pは、各ワード線
に接続されたラツチ回路３０のNMOSQ₅₃をオン
とし、PMOSQ₅₀のゲートおよびPMOSQ₅₂のドレ
インを０ボルトにする。この結果、PMOSQ₅₀は
オンとなり、Q₅₂はオフとなる。この結果、各ワ
ード線は、電圧Vccにプリチヤージされ、その電
位にラツチされる。一方、信号φ_pの反転信号_p
は、ダミーセルプリチヤージ線DPL，を介し
てダミーセルDMC内のPMOSQ_Bをオンとし、キ
ヤパシタンスC₆に低電圧をストアさせる。

さらに、信号φ_pは、デコーダ２０，２０Ａ，
Ｂ内のNMOSQ₂₂をオンさせ、線１２Ｃ，１２Ｄ
を電圧Vccにプリチヤージし、ワード線駆動用ト
ランジスタQ₄₆のゲートをそれぞれ、電圧Vccに
プリチヤージし、これらのNMOSをオン状態に保
つ。さらに、信号φ_pは、ドライバ１０₀₁内の
NMOSQ₄₀，Q₄₂をオンさせ、線１２Ａ，１２Ｂを
介して、NMOSQ₄₈，Q₅₄をオンとさせる。こうし
て、すべてのワード線に接続されたNMOSQ₄₆，
Q₄₈，Q₅₄はすべてオンとなる。このとき、第３
図ｃに示すように、信号φ_pが高レベルにあると
き、ワード線駆動信号_xは高レベルにある。従
つて、このプリチヤージ状態においては、すべて
のワード線は、電圧Vccに保持される。この後、
信号φ_p，_pはそれぞれ低レベル、高レベルに変
化させられる。こうしてプリチヤージが終了す
る。

その後、第３図ｂに示すごとくデコーダ２０に
アドレス信号が入力される。今、このアドレス信
号がワード線W₀を選択するための信号とする
と、信号a₀〜a₆がすべて低レベルにあり、アドレ
ス信号₀〜₆がすべて高レベルにある。従つて、
ワード線W₀に対する部分デコーダ２０Ａ内の
NMOSQ₂₄〜Q₂₈，Q₂₉はすべてオフのままであ
る。従つて、部分デコーダ２０Ａの出力線１２Ｃ
は高レベルに保たれ、ワード線W₀，W₁に接続さ
れたQ₄₆はオンに保持される。同じように、部分
デコーダ２０Ｂの出力線１２Ｄも高レベルに保持
され、ドライバ１０_D内のNMOSQ₄₆もオンに保持
される。他のワード線に接続された部分デコーダ
では、そこに入力されるアドレス信号の内、少く
とも１つは、高レベルのものがあるので、この部
分デコーダは、そのワード線に接続された
NMOSQ₄₆をオフとする低レベルの信号を出力す
る。こうして、ワード線W₀，W₁，_D以外のワ
ード線には、信号_xが印加されなくなる。これ
らのワード線は、ラツチ回路３０により電圧Vcc
に維持される。

一方、部分デコーダ２０Ｃ内のNMOSQ₂₀，₂₀
はそれぞれ低レベル、高レベルのアドレス信号
a₀，₀に応答し、オフ、オン状態になり、線１２
Ａを高レベルに保持するが、線１２ＢはNMOS
₂₀を介して低レベルに放電する。この結果、す
べてのドライバ内のNMOSQ₄₈はオンのままであ
るが、すべてのドライバ内のNMOSQ₅₄はオフと
なる。こうして、ワード線W₁にも信号_xがこれ
以上印加されなくなる。

以上の説明から、明らかなとおり、部分デコー
ダ２０Ａの出力は、そのデコーダに対応するワー
ド線が選択されたときのみ、高レベルを維持し、
選択されないときには、高レベルより低レベルに
変化する。

かくして、選択されたワード線W₀と、ダミー
ワード線_Dのみが、信号_xに接続され続けるこ
とになる。

その後、信号_xを第３図ｃに示すように、低
レベルにシフトすると、選択されたワード線W₀
の電圧φ_w0は、第３図ｄに示すように、ドライバ
１０₀₁内のNMOSQ₄₆，Q₄₈を介して急速に低レベ
ルに放電する。選択されたダミーワード線_Dの
電圧φ_wDもドライバ１０_D内のNMOSQ₄₆，Q₄₈を
介して低レベルに放電する。

この放電時に、NMOSQ₄₆，Q₄₈のソース電極と
ゲート電圧の差は、放電中減少しない。従つて、
放電が高速に行なわれる。

このとき、線１４と線１２ｃは、容量的に結合
しているため、信号_xが高レベルから低レベル
にシフトしたとき、部分デコーダ２０Ａの出力線
１２Ｃの電圧はVccより低下するおそれがある。
この低下を防止するのがPMOSQ₄₄である。すな
わち、選択されないワード線に対するPMOSQ₄₄
は、オフのままであるが、選択されたワード線
W₀，_Dに対するPMOSQ₄₄は、φ_w0，φ_wDが低
レベルとなるとオンになり、線１２Ｃ，１２Ｄを
Vccに保持し続ける。線１２Ａ，１２Ｂも_xの
レベル低下時に、容量結果によりレベル低下を引
き起すが、この低下量は、線１２Ａ，１２Ｂの容
量が大きいため、小さいのでQ₄₄に対応する
PMOSは設けられていない。

このワード線W₀，_D放電の結果、φ_w0，φ_wD
が、それぞれ、Vcc−｜Ｖ_TH（Q₄）｜，Vcc−｜
Ｖ_TH（Q₆）｜以下になつたとき、メモリセルMC
内のPMOSQ₄、ダミーセルDMC内のPMOSQ₆
は、オン状態になる。ここで、Ｖ_TH（Q₄），Ｖ_TH
（Q₆）はそれぞれ、PMOSQ₄，Q₆のしきい値であ
る。以下も同じようにNMOS又はPMOSのしきい
値を示す。メモリセルMC内のQ₄がオンとなつた
結果、データ線D₀の電位は、メモリセルMC内の
キヤパシタンスC₄のそれまでの端子間電圧に応
じた値だけ低下する。この端子間電圧は、メモリ
セルMCに記憶すべき情報が“１”か“０”かに
応じて、Vcc又は低レベルとなるように設定され
ている。従つて、第３図ｅに示すように、メモリ
セルMCから“１”が読出されたとき、データ線
D₀の電位は、ほとんどVccのままであるが、メモ
リセルMCから“０”が読出されたときは、デー
タ線の電位は、Vccより幾分低い値となる。一
方、ダミーセルDMC内のキヤパシタンスには、
プリチヤージ時に０ボルトが記憶されているの
で、このダミーセルが読出されたときには、デー
タ線₀の電位はVccより幾分低い値をとる。この
データ線D₀の電位は、データ線₀が取りうる２
つの値の中間に位置するように、キヤパシタンス
C₆はキヤパシタンスC₄の約半分の容量を有する
ように構成される。キヤパシタンスC₄，C₆の容
量は、データ線D₀，₀の容量の数10分の１又は
数百分の１に選ばれているので、データ線D₀，
₀の電圧がVccより変化したとしても数十ないし
数百ミリボルトの小さい値だけである。従つて、
データ線D₀，₀の電圧はほぼ5Vのままと考える
ことができる。

この間、信号φ_W0が０ボルトに向つて放電しつ
づけたとき、ワード線W₀に接続されたPMOSQ₄
のゲートと、データ線D₀に接続されたソースと
の電位は、さらに増大し、PMOSQ₄のコンダク
タンスが増大し、PMOSQ₄の導通度は、ワード
線電圧φ_W0が減少するにつれてよくなる。従つ
て、上述したような、メモリセルMC内の情報
の、データ線D₀への読出しが高速に行なわれる
ことになる。ダミーセルDMC内の情報の、デー
タ線₀への読出しも、同様に高速に行なわれ
る。

かくて、データ線D₀，₀の、メモリセル、ダ
ミーセル読み出しに伴なう電圧変化が高速に行な
われる。このデータ線D₀，₀の電位は
NMOSQ₁₀，₁₀，PMOSQ₁₀′，₁₀′からなるフリ
ツププロツプ型プリアンプPAにより差動増巾さ
れる。すなわち、第３図ｆに示すように、信号φ
_sが低レベルから、高レベルVccに上昇し、
NMOSQ₁₂をオンさせ、プリアンプPAを能動状態
にする。この結果、データ線D₀，₀の電圧の大
小により、NMOSQ₁₀，₁₀′の組およびPMOS
₁₀′，Q₁₀′の組のいずれか一方がオン、他方がオ
フとなる。たとえば、第３図ｅに示すように、デ
ータ線D₀の電圧がデータ線₀の電圧より大きい
ときには、NMOSQ₁₀，PMOS₁₀′はオフにな
り、₁₀，Q₁₀′がオン状態になる。この結果、デ
ータ線₀の電圧は、第３図ｅに示すように、急
速に０ボルトに向つて放電する。データ線D₀の
電圧は変化しない。その後、読出すべきメモリセ
ルMCに対応するPMOSQ₁₄，₁₄のゲートに印加
する信号φ_y0を高レベルから低レベルに変化し、
PMOSQ₁₄，₁₄をオンとすると、コモンデータ線
Dcは高レベルを維持し、データ線_cは低レベル
に変化する。このデータ線Ｄ_c，_cの電圧変化か
ら読出されたメモリセルの記憶情報を知ることが
出来る。この読み出し動作の後、すべての信号
は、第３図に示すように、プリチヤージ時の信号
に戻される。こうして読出し動作が終了する。

このメモリにおいて、メモリセルに情報を記憶
するには、以上のようにして情報を書込むべきメ
モリセルから情報を読出す動作をした後、読出し
動作に関与する信号を、プリチヤージ時のレベル
に戻す前に、コモンデータ線Ｄ_c，_cに書込むべ
き情報が“１”が“０”かに応じて、Vcc又は低
レベル電圧を与え、プリアンプPAの作用によ
り、データ線D₀，₀の電圧を、この書込むべき
情報に応じたVcc又は低レベルのいずれかの電圧
に変化させた後、読出し動作に関与する信号をす
べてプリチヤージ時のレベルに戻す。こうして、
書込み動作が終了する。

第４図は、デコーダとドライバに関する本発明
の第２の実施例を示す。第４図において、第２図
と同じ参照番号のものは、同じ物を示す。デコー
ダ２０は、第２図のデコーダと全く同じ構成を有
する。ドライバが第２図のものと異なる。ワード
線W₀，W₁に対するドライバ１０₀₁′は、
NMOSQ₄₅を介して、デコーダ２０Ａの出力線１
２Ｃに接続され、NMOSQ₄₇，Q₄₉および信号φ_x
を用いてワード線の放電を行なう。信号φ_xは、
第３図に示した信号が高レベルから低レベル
に、また低レベルから高レベルにレベル変化する
タイミングに、低レベル（０ボルト）から高レベ
ル（Vcc）に、高レベル（Vcc）から低レベル
（０ボルト）にそれぞれ変化する信号である。

ワード線、ダミーワード線は、第３図のラツチ
回路３０と同じ構成のラツチ回路３０により、電
圧Vccにプリチヤージされる。

デコーダ２０の出力線１２Ａ，１２Ｂ，１２
Ｃ，１２ＤもVccにプリチヤージされる。この結
果、プリチヤージ終了後は、すべてのドライバ内
のQ₄₇のゲート電圧は、NMOSQ₄₅を介して、Vcc
―Ｖ_TH（Q₄₅）に充電される。従つて、NMOSQ₄₇
は、信号φ_xが０ボルトのときには、オンであ
り、NMOSQ₄₉のゲート電圧は０ボルトであり、
NMOSQ₄₉はオフ状態にある。一方、NMOSQ₄₈，
Q₅₄はオン状態にある。

その後、アドレス信号に応答して、デコーダ２
０の出力が確定すると、選択されたワード線、た
とえばW₀と_Dに対する部分デコーダ２０Ａ，２
０Ｂ以外の部分デコーダの出力は、０ボルトにな
り、これらの部分デコーダに接続されたドライバ
内のNMOSQ₄₅はオンとなり、NMOSQ₄₇のゲート
電圧は、このオンとなつたNMOSQ₄₅およびデコ
ーダ２０内のオン状態のNMOSQ₂₄〜Q₂₉のいずれ
か又は複数個を介して０ボルトに放電する。その
結果、このようなNMOSQ₄₅に接続された
NMOSQ₄₇はオフとなる。選択されたワード線、
たとえばW₀と_Dに対するNMOSQ₄₇はオンのま
まである。

一方、部分デコーダ２０Ｃの出力線１２Ａ，１
２Ｂのうち、選択すべきワード線W₀に対応しな
い信号線１２Ｂの電圧は、デコーダ２０Ｃにより
０ボルトに落される。従つて、ワード線W₀に対
するNMOSQ₄₈はオンのままであるが、ワード線
W₁に対するNMOSQ₅₄はオフとなる。

このデコーダ出力が確定後、信号φ_xが高レベ
ル（Vcc）になると、信号線１４とNMOSQ₄₇の
ゲート間の容量結合によるブートストラツプ効果
により、ドライバ１０₀₁，１０′_D内のNMOSQ₄₇
のゲート電圧は、元のVcc―Ｖ_TH（Q₄₅）よりも充
分高くなり、これらのドライバ内のNMOSQ₄₅は
オフとなり、NMOSQ₄₇はオンとなる。この結
果、これらのドライバ内のNMOSQ₄₉はオンとな
る。

かくて、選択されたワード線W₀，_Dのみが低
レベル（０ボルト）に放電する。他のワード線
は、ラツチ回路３０により電圧Vccに保持された
ままである。

以上のように、第４図によるドライバにおいて
は、第３図のドライバと異なり、ドライバはすべ
てNMOSのみで構成することができるという利点
を有する。

さらに、選択されたワード線は、線１４という
長い、従つて、容量の大きい線を通して放電する
必要がない。

従つて、ワード線の放電が第２図より高速に行
なわれる。

第５図は、本発明の第３の実施例である。第５
図には一対のデータ線D₀，₀しか図示されてい
ないが、実際には複数対のデータ線が設けられ
る。

この図に示されるメモリは、米国特許第
4044340号に記載のごとく、一対のデータ線D₀，
₀が、近接して、かつ平行に配置されており、
かつ、各ワード線と各データ線対との２つの交点
の内の１方にのみ、メモリセルおよびダミーセル
が配置されている所に特徴がある。

第５図において、メモリセルMC、ダミーセル
DMC、プリアンプPA、ラツチ回路３０、部分デ
コーダ２０Ａ等第１の実施例を示す第１図、第２
図の回路と同じ参照記号のものは、これらの図と
全く同じもので構成され、まつたく同じ動作をす
る。

第５図の回路において、第１図、第２図の回路
と相異する点は、部分デコーダ２０C′は、第２
図の部分デコーダ２０Ｃに、NMOSQ₂₁，₂₁を付
加したものになつている点およびダミーセル用ワ
ード線Ｗ_D，_Dを選択するためのデコーダは、部
分デコーダ２０C′とNMOSQ₄₈，Q₅₄からなり、
第２図に示したダミーセル用のデコーダ２０Ｂが
ないことである。後者の相異点は、ダミーセル用
ワード線Ｗ_D，_Dは、それぞれ、アドレス信号
₀，a₀が低レベルのときに選択されることを意味
する。この相異点により、ダミーセル用ワード線
の選択動作が第２図のメモリと異なるということ
はない。第５図のメモリにおいては、アドレス信
号a₀，₀を用いて、ダミーセル用ワード線を選択
させることにより、デコーダが簡単になる。

前者の相異点は、第５図のメモリと第１図、第
２図のメモリの主たる回路上の相異点である。こ
の相異点は、メモリセルMCに情報を書込むとき
に、メモリセルMC内に書込まれる低レベルの電
圧を充分低くできるという効果をもたらす。

第５図において、メモリセルに情報を書込むと
きは、プリチヤージ、デコード動作が、第１図の
メモリと全く同様に行なわれ、選択されたワード
線、たとえばW₀は電圧がVccから０ボルトに変
化する。このワード線電圧の変化により、メモリ
セルMCがよみ出される。本実施例で特徴的な点
は、プリアンプPAを能動状態にするときに、そ
のための信号φ_sにより、NMOSQ₂₁，₂₁をオン
とし、信号線１２Ａ，１２Ｂの電圧を０ボルトに
保持する。こうして、それまでオン状態にあつた
ワード線W₀に接続されたNMOSQ₄₈はオフとな
り、ワード線W₀はフローテイングの状態にな
る。

一方、能動状態にされたプリアンプPAの作用
により、すべてのデータ線対の一方のデータ線は
Vccに保持されるが、他方は、０ボルトに低下す
る。ワード線W₀は、すべてのデータ線と浮遊容
量C₀，₀により結合されている。従つて、すべ
てのデータ線の半分が、０ボルトに低下したと
き、この容量結合により、ワード線W₀の電圧は
負の電圧に低下する。ただし、ワード線W₀の電
圧は、−Ｖ_TH（Q₄₈）以下にはならない。これ以下
の電圧になると、NMOSQ₄₈がオンとなり、０ボ
ルト状態にある信号から電流がワード線W₀
に流れ込むためである。

この状態において、データ線D₀とワード線W₀
の交点にあるメモリセルMCに情報を書込むため
に、データ線D₀に０ボルトが与えられていたと
すると、メモリセルMC内のキヤパシタンスC₄の
電圧は、ワード線W₀の最小電圧―Ｖ_TH（Q₄₈）
と、メモリセル内のPMOSQ₄のしきい値Ｖ_TH
（Q₄）の大小関係に依存する。すなわち、＋Ｖ_TH
（Q₄₈）＜｜Ｖ_TH（Q₄）｜のときには、メモリセル
内のキヤパシタンスC₄には、０ボルトが書込ま
れる。一方、＋Ｖ_TH（Q₄₈）＞｜Ｖ_TH（Q₄）｜のと
きには、キヤパシタンスC₄には、小さな正の電
圧｜Ｖ_TH（Q₄）｜−Ｖ_TH（Q₄₈）が書き込まれる。

従つて、前者の条件を満足すべく、Ｖ_TH
（Q₄）、Ｖ_TH（Q₄₈）を定めると、たとえば、それ
ぞれ−1.0（Ｖ），1.2（Ｖ）にすると、メモリセ
ルに書込まれる低レベルの電圧は０ボルトにな
る。従つて、メモリセルに書込まれる高レベル電
圧と低レベルの電圧差はVcc（５ボルト）に等し
い。すでに述べた第１、第２の実施例のメモリに
おいては、選択されたワード線の最低電圧は０ボ
ルトであるので、メモリセルのキヤパシタンスに
書込まれる低レベルの電圧は｜Ｖ_TH（Q₄）｜であ
る。従つて、メモリセルに書込まれる高レベル電
圧と低レベル電圧の電圧差は４ボルトになる。第
５図のメモリは、より大きな電圧差を記憶するこ
とができ、読出しの高速化、誤動作の防止、リフ
レツシユサイクルの増大を図る上で有効である。

以上は、メモリセルにPMOSを用い、周辺回路
にNMOSを用いた例であるが、本発明は、メモリ
セルにNMOSを用い、周辺回路にPMOSを用いて
も実現できる。すなわち、以上の各実施例におけ
るNMOSをすべてPMOSに置き換え、PMOSをす
べてNMOSに置き換え、接地電位を与えている所
には、電源電圧Vccを与え、電源電圧Vccを与え
ている所には接地電位を与える。これに伴ない低
レベルから高レベルに変化するパルスは、高レベ
ルから低レベルに変換するパルスに置換する。従
つて、この第４の実施例においては、信号φ_８，
_８、アドレス信号ａ_i、信号_x，φ_sはそれぞれ
第６図ａ，ｂ，ｃ，ｆに示すようなレベル変化を
示す信号にする。このように構成したメモリの動
作は第６図を参照すると容易に理解できる。この
実施例において、データ線D₀，₀は、プリチヤ
ージ信号φ_pにより、低レベルにプリチヤージさ
れる。ワード線の電圧も、低電圧にプリチヤージ
される。選択されたワード線たとえば、W₀，_D
の電圧φ_w0，φ_WDが高レベルに上昇して、メモリ
セルから情報を読み出す。この結果、データ線
D₀が０ボルトのままであり、データ線₀が０ボ
ルトより幾分大きい電圧に変化した後、プリアン
プの動作によりVccまで上昇される。

このメモリにおいても、第１の実施例にみられ
たようなワード線の選択時の速度、あるいは、メ
モリセル、ダミーセルの読み出し速度の高速化が
図れる。選択されたワード線の電圧変化を生じる
ためのPMOSのゲートとソース間の電圧は、ワー
ド線電圧の変化が生じても変化しない。さらに、
読み出すべきメモリセルの接続されたデータ線の
電圧が、読み出すべきメモリセルの記憶情報に基
づいて変化したとき、メモリセル内のNMOSのソ
ースとゲート間の電圧は、ワード線電圧の立上が
りにつれて増大するからである。

第７図は本発明の第２の実施例の断面構造例を
示す。基板比抵抗δ_sub＝40Ω・cm程度のＰ形Si
基板５１上のメモリセルを配列する領域に不純物
濃度10¹⁵cm^-3程度のｎ形のウエル５２が形成され
ており、ｎ形ウエル上の基板表面のメモリセル部
には、基板より不純物濃度の高いP⁺不純物層５
３，５４をソース・ドレイン用として形成し、多
結晶シリコン等の良導電材料をゲート５５とする
スイツチ用PMOSおよび接地電位にバイアスされ
たゲート電極５６とＮ形ウエル基板表面に形成さ
れる正孔反転層５７との間につくられる容量を蓄
積電極とする１トランジスタ形メモリセルが複数
個形成されている。図には１個のメモリセルのみ
示す。この構造において、ゲート電極５５はアル
ミニウムからなるワード線６２とコンタクト部５
０において接続される。同様に、Ｐ型拡散層５３
はＰ型拡散層からなるデータ線の一部を構成して
いる。ｎ形ウエルの形成されていないＰ形Si基板
表面のデコーダ、ドライバ部にはワード線駆動す
るためのデコーダ、ドライバがNMOSを用いてつ
くられている。図にはｎ形不純物層で形成された
ソース５８およびドレイン５９ならびにゲート６
０で構成される１個のNMOSを例示してある。ソ
ース５８、ドレイン５９はそれぞれアルミニウム
等のワード線用低抵抗電極材料６１，６２に接続
されており、ゲート６３は、低抵抗電極材料６３
に接続されている。またｎ形ウエル５２には、回
路動作時は、電極６４およびｎ形不純物層６５を
通して回路的に発生したVccより高い電圧Vwが
供給され、またメモリ回路に電源が投入されたと
きにはVcc電極６６およびこの電極６６とｎ形ウ
エル界面に形成されるシヨツトキダイオード６７
により、Ｎ形ウエルの電位は電源電圧Vccの上昇
に遅延なく追随して上昇する。この結果、例えば
拡散層５３、ウエル５２、基板５１で形成される
pnpトランジスタのP⁺層５３がｎ形ウエル５２の
電位よりも急速に上昇してこれらの間のＰ＋ｎ接
合が順方向にバイアスされることによつて生じる
P⁺層５３とＰ基板５１の間の多大の電流の流れ
を防止する。また、メモリ動作時においても、
VwをVccより充分大とすることにより上述の
PNPトランジスタが順方向にバイアスされること
を防止する。なお６８は層間絶縁膜であり、６９
は、酸化物分離領域である。また基板５１には−
３ボルトが印加される。なお、電圧Vwの発生回
路は第８図の回路により発生される。発振器８０
から、低レベル、高レベルがそれぞれ０ボルト、
Vccボルトであるパルスが繰り返し出力され、キ
ヤパシタンスC₆₀，NMOSQ₆₀，Q₆₁からなる整流
回路に入力される。整流回路のNMOSQ₆₁のドレ
インにはVccが印加されている。NMOSQ₆₀のソ
ースから出力される電圧Vwは Vw＝2Vcc−Ｖ_TH（Q₆₀）−Ｖ_TH（Q₆₁）であり、Vccより充分大にできる。

なお、第７図の構造体において、メモリセル部
のソース、ドレイン用不純物拡散層５３，５４を
設けず、この５３の上の絶縁膜６８を貫通して基
板５１の表面部に至るように、金属電極をワード
線６２と絶縁して設け、この電極と基板５１間に
シヨツトキーダイオードを形成し、このシヨツト
キーダイオードの金属電極をデータ線に接続する
ように構成することにより、拡散層５３，５４を
形成するため製造プロセスを一工程短縮できる。

さらに、第１、第３の実施例のごとく、ドライ
バ１０内にPMOSQ₄₄を設ける場合には、この
PMOSQ₄₄は、第７図のＮウエル５２内に設けら
れるのは明らかである。

なお、以上の実施例に用いた金属酸化物形電界
効果トランジスタにかえ、接合形電界効果トラン
ジスタあるいはシヨツトキーゲート形電界効果ト
ランジスタを用いることも有効である。

以上のごとく、本発明によれば、ワード線の選
択、メモリ情報の読出しの高速化が図れ、ひいて
は、高速のメモリが得られる。

【図面の簡単な説明】

第１図は、本発明の第１の実施例の概略構成
図、第２図は、第１の実施例におけるデコーダ、
ドライバの詳細回路図、第３図は、第１の実施例
のメモリの動作を説明するための信号のタイムチ
ヤート、第４図は、本発明の第２の実施例による
ドライバとデコーダの回路図、第５図は、本発明
の第３の実施例の回路図、第６図は、本発明の第
４の実施例におけるメモリの動作を説明するため
の信号のタイムチヤート、第７図は、本発明の第
２の実施例によるメモリの断面構造を例示する
図、第８図は、第７図のメモリに用いるウエルバ
イアス電圧発生回路図である。 D₀，₀…データ線、W₀〜W₆₃，₀〜₆₃…メ
モリセル用ワード線、Ｗ_D，_D…ダミーセル用ワ
ード線、MC…メモリセル、DMC…ダミーセル、
１０，１０₀₁，１０₀₁，１０_D，１０′_D…ドライ
バ、２０，２０Ａ，２０Ｂ，２０Ｃ…デコーダ。

Claims

【特許請求の範囲】１複数のデータ線と、該複数のデータ線に交叉
して設けられた複数のワード線と、上記複数のデ
ータ線とワード線の交点に設けられたメモリセル
と、該メモリセルの情報を増幅するｐチヤネル型
トランジスタと、Ｎチヤネル型トランジスタから
なる検出用アンプと、メモリセルの選択時に、選
択すべきメモリセルが接続されたデータ線電圧を
所定の第１の電圧に設定する手段と、メモリセル
の選択時に、選択すべきメモリセルが接続された
ワード線電圧を所定の非選択電圧から選択電圧に
変化させるためのワード線ドライバとを有し、上
記メモリセルは、データ線に接続された第１の領
域と、ワード線に接続されたゲート電極と、記憶
情報に応じた所定の第２の電圧を有する端子に接
続された第２の領域とを有する電界効果型トラン
ジスタを有し、該電界効果型トランジスタは、メ
モリセル選択時に導通し、上記メモリセル内の記
憶情報に応じて上記データ線の電圧を変化させる
ものである半導体メモリにおいて、上記第１の電
圧設定手段および上記第２の電圧を有する端子
は、上記第１、第２の領域がそれぞれ、ソースお
よびドレインとして動作せしめるための電圧を出
力する手段を含み、上記ワード線ドライバは、選
択すべきメモリセルが接続されたワード線以外の
ワード線に、上記第１の電圧との差が、上記電界
効果型トランジスタのしきい値をこえない非選択
電圧を与え、選択すべきメモリセルが接続された
ワード線に上記第１の電圧との差が上記電界効果
型トランジスタのしきい値をこえる選択電圧をそ
れぞれ与える手段であることを特徴とする半導体
メモリ。２特許請求の範囲第１項記載の半導体メモリに
おいて、上記電界効果型トランジスタは、Ｎチヤ
ンネル型であり、上記第１の電圧設定手段は、上
記第２の電圧より低い電圧を供給する手段である
ことを特徴とする半導体メモリ。３特許請求の範囲第１項記載の半導体メモリに
おいて、上記電界効果型トランジスタは、Ｐチヤ
ンネル型であり、上記第１の電圧設定手段は、上
記第２の電圧より高い電圧を供給する手段である
ことを特徴とする半導体メモリ。４特許請求の範囲第１項記載の半導体メモリに
おいて、上記ワード線ドライバは、メモリセル選
択前に、すべてのワード線をあらかじめ、上記非
選択電圧に設定する手段と、メモリセルの選択時
に、選択すべきメモリセルが接続されたワード線
の電圧を上記選択電圧に設定するための手段とを
有することを特徴とする半導体メモリ。５特許請求の範囲第４項記載の半導体メモリに
おいて、上記ワード線ドライバは、メモリセルの
選択前は、上記非選択電圧を有し、メモリセルの
選択時に上記選択電圧を有するパルス発生源と、
該ワード線の各々を該パルス発生源に接続するた
めの接続用電界効果型トランジスタと、該接続用
電界効果型トランジスタのゲートに接続され、メ
モリセルの選択前は、上記接続用電界効果型トラ
ンジスタをオンとする電圧を出力し、メモリセル
の選択時に、選択すべきワード線に対応する上記
接続用電界効果型トランジスタのゲートに、これ
をオンとする電圧を与え、選択すべきワード線以
外のワード線に対応する上記接続用電界効果型ト
ランジスタのゲートに、これをオフとする電圧を
与えるデコード手段とからなることを特徴とする
半導体メモリ。６特許請求の範囲第５項記載の半導体メモリに
おいて、上記接続用電界効果型トランジスタのゲ
ートに、ドレインが接続され、ソースに上記接続
用電界効果型トランジスタをオンとさせる電圧が
印加され、ゲートが上記ワード線に接続され、上
記パルス発生源からのパルスが非選択電圧から選
択電圧に変化したとき、この電圧変化に応答し
て、導通となる電界効果型トランジスタを設けた
ことを特徴とする半導体メモリ。７特許請求の範囲第４項記載の半導体メモリに
おいて、上記ワード線ドライバは、各ワード線を
それぞれ上記非選択電圧に充電する手段と、各ワ
ード線と選択電圧源との間に設けられた放電用電
界効果型トランジスタと、該放電用電界効果型ト
ランジスタのゲートに接続され、選択すべきワー
ド線に接続された上記放電用電界効果型トランジ
スタをオンとさせる電圧を発生するためのデコー
ド手段とを有することを特徴とする半導体メモ
リ。