JPH0447396B2 - - Google Patents
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- JPH0447396B2 JPH0447396B2 JP61221020A JP22102086A JPH0447396B2 JP H0447396 B2 JPH0447396 B2 JP H0447396B2 JP 61221020 A JP61221020 A JP 61221020A JP 22102086 A JP22102086 A JP 22102086A JP H0447396 B2 JPH0447396 B2 JP H0447396B2
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- Japan
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- data bus
- reset
- transistors
- data
- bit line
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
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- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
〔概要〕
データバスのリセツトを複数ケ所で異なるジエ
ネレータを用いて行なうことを特徴とした半導体
記憶装置。
ネレータを用いて行なうことを特徴とした半導体
記憶装置。
本発明は半導体記憶装置、特にそのデータバス
のリセツトに関する。
のリセツトに関する。
半導体記憶装置は既知のようにメモリセルアレ
イ、ロー／コラムデコーダ、アドレスバツフア、
入／出力バツフアなどからなる。第６図は256K
DRAMの構成を示すブロツク図で、１０はメモ
リセルアレイ、１２はローデコーダ、１４はコラ
ムデコーダ、１６はセンスアンプ及びＩ／Ｏゲー
ト、１８，２０はアドレスバツフア、２２はデー
タ入力（書込みデータ）バツフア、２４はデータ
出力（読出しデータ）バツフア、２６，２８，３
０はクロツクジエネレータ、３２はリフレツシユ
コントローラ、３４はアドレスカウンタ、３６は
基板バイアスジエネレータである。
イ、ロー／コラムデコーダ、アドレスバツフア、
入／出力バツフアなどからなる。第６図は256K
DRAMの構成を示すブロツク図で、１０はメモ
リセルアレイ、１２はローデコーダ、１４はコラ
ムデコーダ、１６はセンスアンプ及びＩ／Ｏゲー
ト、１８，２０はアドレスバツフア、２２はデー
タ入力（書込みデータ）バツフア、２４はデータ
出力（読出しデータ）バツフア、２６，２８，３
０はクロツクジエネレータ、３２はリフレツシユ
コントローラ、３４はアドレスカウンタ、３６は
基板バイアスジエネレータである。
メモリセルアレイ１０は多数のワード線とビツ
ト線及びこれらの各交点に配設されるメモリセル
を備える。DRAMのメモリセルは１トランジス
タ１キヤパシタ型が一般的で、該トランジスタの
ドレインがビツト線に、ゲートがワード線に接続
され、ローデコーダによりワード線が選択される
と該ワード線に属する全メモリセルのトランジス
タがオンになつてそのキヤパシタを各々のビツト
線に接続し、各ビツト線の電位をキヤパシタ電荷
（記憶情報）に従つて変える。これはセンスアン
プにより増幅され、そしてコラムデコータにより
選択されたセンスアンプ出力の１つがデータバス
DBへ取出され、データ出力バツフア２４を通し
て読出しデータDOとして出力される。
ト線及びこれらの各交点に配設されるメモリセル
を備える。DRAMのメモリセルは１トランジス
タ１キヤパシタ型が一般的で、該トランジスタの
ドレインがビツト線に、ゲートがワード線に接続
され、ローデコーダによりワード線が選択される
と該ワード線に属する全メモリセルのトランジス
タがオンになつてそのキヤパシタを各々のビツト
線に接続し、各ビツト線の電位をキヤパシタ電荷
（記憶情報）に従つて変える。これはセンスアン
プにより増幅され、そしてコラムデコータにより
選択されたセンスアンプ出力の１つがデータバス
DBへ取出され、データ出力バツフア２４を通し
て読出しデータDOとして出力される。
各ビツト線はセンスアンプよりBLとの対と
して延びており、センスアンプが動作すると例え
ば一方がＨレベルであるVcc、他方がＬレベルで
あるVssになる。データバスもDB，の対で構
成され、第７図にこのデータバス部の概要を、第
８図に詳細を示す。
して延びており、センスアンプが動作すると例え
ば一方がＨレベルであるVcc、他方がＬレベルで
あるVssになる。データバスもDB，の対で構
成され、第７図にこのデータバス部の概要を、第
８図に詳細を示す。
データバスはメモリチツプの長辺の半分又は全
部程度の長さを持ち、等価的には分布抵抗Ｒと寄
生容量ＣからなるRC回路で表わせる。データを
読出すと一方がＨレベル、他方がＬレベルになる
が、次のデータを読出す前にリセツトして電源電
位、零電位または中間電位にし、次のデータを読
み出す時には再びこの状態でビツト線BL、を
接続して該ビツト線電位に応じたＨ、Ｌ電位をと
らせるようにする。第８図ａは中間電位とするタ
イプ、第８図ｂは零（グランド）電位とするタイ
プである。リセツトクロツク発生器４０によりリ
セツトクロツクφRESを発生して、第８図ａでトラ
ンジスタTr1をオンにするとデータバスDB，
が短絡されて、Ｈレベル側は放電、Ｌレベル側は
充電されてこれらは共にＨ、Ｌレベルの中間レベ
ルになり、第８図ｂでトランジスタTr2，Tr3を
オンにするとデータバスDB，はグランドへ
接続されて、Ｈレベル側は放電し、共に零電位に
なる。第５図ａに前者の場合の、また第５図ｂに
後者の場合の波形図を示す。
部程度の長さを持ち、等価的には分布抵抗Ｒと寄
生容量ＣからなるRC回路で表わせる。データを
読出すと一方がＨレベル、他方がＬレベルになる
が、次のデータを読出す前にリセツトして電源電
位、零電位または中間電位にし、次のデータを読
み出す時には再びこの状態でビツト線BL、を
接続して該ビツト線電位に応じたＨ、Ｌ電位をと
らせるようにする。第８図ａは中間電位とするタ
イプ、第８図ｂは零（グランド）電位とするタイ
プである。リセツトクロツク発生器４０によりリ
セツトクロツクφRESを発生して、第８図ａでトラ
ンジスタTr1をオンにするとデータバスDB，
が短絡されて、Ｈレベル側は放電、Ｌレベル側は
充電されてこれらは共にＨ、Ｌレベルの中間レベ
ルになり、第８図ｂでトランジスタTr2，Tr3を
オンにするとデータバスDB，はグランドへ
接続されて、Ｈレベル側は放電し、共に零電位に
なる。第５図ａに前者の場合の、また第５図ｂに
後者の場合の波形図を示す。
従来、データバスのリセツトは第８図ａ，ｂに
示すようにデータバスDB，の一端、出力バ
ツフアの近傍Ａ、A′、で行なつており、このた
め第５図ａ，ｂに示すように該一端Ａ、A′では
比較的速やかにリセツト電位即ちａなら中間電
位、ｂならVSSになるが、他端Ｂ、B′ではデータ
バスの持つRCにより遅延が加わり、リセツト電
位になるのが遅くなる。リセツトが完了しないと
次のビツト線選択（データバスへの選択ビツト線
の接続）を行なうことはできないから、これはア
クセスタイムを大にする。
示すようにデータバスDB，の一端、出力バ
ツフアの近傍Ａ、A′、で行なつており、このた
め第５図ａ，ｂに示すように該一端Ａ、A′では
比較的速やかにリセツト電位即ちａなら中間電
位、ｂならVSSになるが、他端Ｂ、B′ではデータ
バスの持つRCにより遅延が加わり、リセツト電
位になるのが遅くなる。リセツトが完了しないと
次のビツト線選択（データバスへの選択ビツト線
の接続）を行なうことはできないから、これはア
クセスタイムを大にする。
本発明はかゝる点を改善し、メモリの高速読出
しを可能にしようとするものである。
しを可能にしようとするものである。
本発明は、メモリセルアレイ１０の各ビツト線
が、コラムデコーダ１４の出力でオンオフされる
Ｉ／Ｏゲート１６を介して接続されるデータバス
DB，を備える半導体記憶装置において、該
データバスの複数個所に、該データバスをリセツ
トするトランジスタTr11〜Tr13，Tr21〜Tr23，
Tr31〜Tr33を配設し、またこれらのトランジスタ
をオンさせるリセツトクロツクを発生する回路４
０，４０ｂ，４０ｃを該複数個所の各々に設け、
更にこれらのリセツトクロツク発生回路へ該回路
トリガ用の共通のクロツクを供給する配線ｌを設
けたことを特徴とするものである。
が、コラムデコーダ１４の出力でオンオフされる
Ｉ／Ｏゲート１６を介して接続されるデータバス
DB，を備える半導体記憶装置において、該
データバスの複数個所に、該データバスをリセツ
トするトランジスタTr11〜Tr13，Tr21〜Tr23，
Tr31〜Tr33を配設し、またこれらのトランジスタ
をオンさせるリセツトクロツクを発生する回路４
０，４０ｂ，４０ｃを該複数個所の各々に設け、
更にこれらのリセツトクロツク発生回路へ該回路
トリガ用の共通のクロツクを供給する配線ｌを設
けたことを特徴とするものである。
この装置によればデータバスの高速リセツトが
可能になり、ひいてはメモリの高速動作が可能に
なる。
可能になり、ひいてはメモリの高速動作が可能に
なる。
第１図〜第３図に本発明の実施例を示す。第１
図ではデータバスDB，を出力バツフア２４
に近い一端Ａ、A′、出力バツフアとは反対側の
他端Ｂ、B′、およびこれらの中間Ｃ、C′の３箇所
でトランジスタTr11，Tr12，Tr13により短絡し、
リセツトを行なう。これらのトランジスタにそれ
ぞれリセツトクロツク発生器を配設し、これらの
リセツトクロツク発生器４０，４０ｂ，４０ｃを
トリガするクロツクφを配線ｌにより各発生器へ
供給する。第２図ではデータバスDB，を出
力バツフア２４に近い一端Ａ、A′で、出力バツ
フアとは反対側の他端Ｂ、B′で、およびこれら
の中間Ｃ、C′でトランジスタTr21とTr31，Tr22と
Tr32，Tr23とTr33によりグランドへ接続し、第３
図では該一端Ａ、A′、他端Ｂ、B′、および中間
点Ｃ、C′でトランジスタTr11〜Tr13，Tr21，
Tr23，Tr31，Tr33によりデータバスDB，を短
絡およびグランドへの接続を行ない、これらのト
ランジスタへはリセツトクロツク発生器４０，４
０ｂ，４０ｃを配設し、これらのクロツク発生器
へは配線ｌを通してトリガ用のクロツクφを供給
する。
図ではデータバスDB，を出力バツフア２４
に近い一端Ａ、A′、出力バツフアとは反対側の
他端Ｂ、B′、およびこれらの中間Ｃ、C′の３箇所
でトランジスタTr11，Tr12，Tr13により短絡し、
リセツトを行なう。これらのトランジスタにそれ
ぞれリセツトクロツク発生器を配設し、これらの
リセツトクロツク発生器４０，４０ｂ，４０ｃを
トリガするクロツクφを配線ｌにより各発生器へ
供給する。第２図ではデータバスDB，を出
力バツフア２４に近い一端Ａ、A′で、出力バツ
フアとは反対側の他端Ｂ、B′で、およびこれら
の中間Ｃ、C′でトランジスタTr21とTr31，Tr22と
Tr32，Tr23とTr33によりグランドへ接続し、第３
図では該一端Ａ、A′、他端Ｂ、B′、および中間
点Ｃ、C′でトランジスタTr11〜Tr13，Tr21，
Tr23，Tr31，Tr33によりデータバスDB，を短
絡およびグランドへの接続を行ない、これらのト
ランジスタへはリセツトクロツク発生器４０，４
０ｂ，４０ｃを配設し、これらのクロツク発生器
へは配線ｌを通してトリガ用のクロツクφを供給
する。
第３図ａは第１図のまた第３図ｂは第２図の動
作波形を示す。リセツトクロツク発生器４０へは
パルスφが直接入力するが、リセツトクロツク発
生器４０ｃ，４０ｂへは配線ｌを通して入力する
ので該配線の抵抗と寄生容量による遅延が加わ
り、これらを実際にトリガするパルスφC、φBは
φより遅れる。このため発生器４０，４０ｃ，４
０ｂが出力するリセツトクロツクφRES、φ′RES、
φ″RESはこの順で遅れ、トランジスタTr11，Tr13，
Tr12およびTr21，Tr23，Tr22およびTr31，Tr33，
Tr32は逐次オンしてデータバスDB，の短絡ま
たはグランドへの接続を行なう。
作波形を示す。リセツトクロツク発生器４０へは
パルスφが直接入力するが、リセツトクロツク発
生器４０ｃ，４０ｂへは配線ｌを通して入力する
ので該配線の抵抗と寄生容量による遅延が加わ
り、これらを実際にトリガするパルスφC、φBは
φより遅れる。このため発生器４０，４０ｃ，４
０ｂが出力するリセツトクロツクφRES、φ′RES、
φ″RESはこの順で遅れ、トランジスタTr11，Tr13，
Tr12およびTr21，Tr23，Tr22およびTr31，Tr33，
Tr32は逐次オンしてデータバスDB，の短絡ま
たはグランドへの接続を行なう。
このようにしてデータバスDB，は一端、
他端、および中間で短絡又はグランドへの接続を
行なわれ、速やかにリセツトレベルをとるように
なる。トランジスタTr11，Tr13，……による短絡
またはグランドへの接続は、配線ｌの抵抗および
寄生容量による遅延で同時には行なわれず、逐次
行なわれることになるが、この遅れは、データバ
スを一端で短絡または地絡する場合の他端リセツ
ト完了遅れに比べれば遥かに小さく、従つて全体
として高速リセツトが可能になる。
他端、および中間で短絡又はグランドへの接続を
行なわれ、速やかにリセツトレベルをとるように
なる。トランジスタTr11，Tr13，……による短絡
またはグランドへの接続は、配線ｌの抵抗および
寄生容量による遅延で同時には行なわれず、逐次
行なわれることになるが、この遅れは、データバ
スを一端で短絡または地絡する場合の他端リセツ
ト完了遅れに比べれば遥かに小さく、従つて全体
として高速リセツトが可能になる。
第３図ではデータバスDB，の短絡と地絡
が同時に行なわれ、やはり速やかに該データバス
はグランドレベルリセツトされる。
が同時に行なわれ、やはり速やかに該データバス
はグランドレベルリセツトされる。
第１図〜第３図では短絡、地絡用トランジスタ
およびリセツトクロツク発生器は各３組あるの
で、第８図のそれと比べて小型化してよい。また
これらは３組とは限らず、更に増加させて４組な
どとしても、又は減少させて両端のみの２組とし
てもよい。データバスのリセツトレベルはVccレ
ベルとする場合もあるが、この場合はトランジス
タTr21〜Tr23，Tr31〜Tr33によりデータバスDB，
DBを電源Vccへプルアツプすればよい。
およびリセツトクロツク発生器は各３組あるの
で、第８図のそれと比べて小型化してよい。また
これらは３組とは限らず、更に増加させて４組な
どとしても、又は減少させて両端のみの２組とし
てもよい。データバスのリセツトレベルはVccレ
ベルとする場合もあるが、この場合はトランジス
タTr21〜Tr23，Tr31〜Tr33によりデータバスDB，
DBを電源Vccへプルアツプすればよい。
以上説明したように本発明によればデータバス
の高速リセツトが可能になり、ひいてはメモリの
高速動作が可能になる。
の高速リセツトが可能になり、ひいてはメモリの
高速動作が可能になる。
第１図〜第３図は本発明の実施例を示す回路
図、第４図および第５図は動作説明用の波形図、
第６図はDRAMの構成を示すブロツク図、第７
図および第８図はそのデータバス部のブロツク図
および回路図である。 第１図、第２図、第６図で１０はメモリセルア
レイ、１４はコラムデコーダ、１６はＩ／Ｏゲー
ト、DB，はデータバス、Tr11〜Tr13，Tr21〜
Tr23，Tr31〜Tr33はリセツト用トランジスタ、４
０，４０ｂ，４０ｃはリセツトクロツク発生回
路、ｌは配線である。
図、第４図および第５図は動作説明用の波形図、
第６図はDRAMの構成を示すブロツク図、第７
図および第８図はそのデータバス部のブロツク図
および回路図である。 第１図、第２図、第６図で１０はメモリセルア
レイ、１４はコラムデコーダ、１６はＩ／Ｏゲー
ト、DB，はデータバス、Tr11〜Tr13，Tr21〜
Tr23，Tr31〜Tr33はリセツト用トランジスタ、４
０，４０ｂ，４０ｃはリセツトクロツク発生回
路、ｌは配線である。
Claims (1)
- 【特許請求の範囲】 １ メモリセルアレイ１０の各ビツト線が、コラ
ムデコーダ１４の出力でオンオフされるＩ／Ｏゲ
ート１６を介して接続されるデータバスDB，
DBを備える半導体記憶装置において、 該データバスの複数個所に、該データバスをリ
セツトするトランジスタTr11〜Tr13，Tr21〜
Tr23，Tr31〜Tr33を配設し、またこれらのトラン
ジスタをオンさせるリセツトクロツクを発生する
回路４０，４０ｂ，４０ｃを該複数個所の各々に
設け、更にこれらのリセツトクロツク発生回路へ
該回路トリガ用の共通のクロツクを供給する配線
１を設けたことを特徴とする半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61221020A JPS6376193A (ja) | 1986-09-19 | 1986-09-19 | 半導体記憶装置 |
| US07/097,558 US4870617A (en) | 1986-09-19 | 1987-09-16 | Semiconductor memory device having data bus reset circuits |
| KR8710374A KR930005734B1 (en) | 1986-09-19 | 1987-09-18 | Semiconductor memory device having data bus reset circuit |
| EP87113716A EP0261609B1 (en) | 1986-09-19 | 1987-09-18 | Semiconductor memory device having data bus reset circuits |
| DE87113716T DE3786382T2 (de) | 1986-09-19 | 1987-09-18 | Halbleiterspeicheranordnung mit Datenbusrücksetzungsschaltungen. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61221020A JPS6376193A (ja) | 1986-09-19 | 1986-09-19 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6376193A JPS6376193A (ja) | 1988-04-06 |
| JPH0447396B2 true JPH0447396B2 (ja) | 1992-08-03 |
Family
ID=16760225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61221020A Granted JPS6376193A (ja) | 1986-09-19 | 1986-09-19 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4870617A (ja) |
| EP (1) | EP0261609B1 (ja) |
| JP (1) | JPS6376193A (ja) |
| KR (1) | KR930005734B1 (ja) |
| DE (1) | DE3786382T2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0268796A (ja) * | 1988-09-02 | 1990-03-08 | Fujitsu Ltd | 半導体記憶装置 |
| JPH02146180A (ja) * | 1988-11-28 | 1990-06-05 | Nec Corp | 半導体メモリ装置 |
| JP2545481B2 (ja) * | 1990-03-09 | 1996-10-16 | 富士通株式会社 | 半導体記憶装置 |
| DE69124286T2 (de) * | 1990-05-18 | 1997-08-14 | Nippon Electric Co | Halbleiterspeicheranordnung |
| JPH0438793A (ja) * | 1990-06-04 | 1992-02-07 | Toshiba Corp | データ転送制御回路およびこれを用いたダイナミック型半導体記憶装置 |
| KR940001644B1 (ko) * | 1991-05-24 | 1994-02-28 | 삼성전자 주식회사 | 메모리 장치의 입출력 라인 프리차아지 방법 |
| JP2748053B2 (ja) * | 1991-07-23 | 1998-05-06 | 三菱電機株式会社 | 半導体記憶装置 |
| JP3255017B2 (ja) * | 1996-05-24 | 2002-02-12 | 日本電気株式会社 | 半導体記憶装置 |
| JPH11149770A (ja) * | 1997-11-14 | 1999-06-02 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
| JP2000231791A (ja) * | 1998-12-10 | 2000-08-22 | Fujitsu Ltd | 半導体記憶装置及びデータバスのリセット方法 |
| JP2003331578A (ja) * | 2002-05-14 | 2003-11-21 | Toshiba Corp | メモリシステム及びそのデータ書き込み方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3202028A1 (de) * | 1982-01-22 | 1983-07-28 | Siemens AG, 1000 Berlin und 8000 München | Integrieter dynamischer schreib-lese-speicher |
| JPS58159294A (ja) * | 1982-03-17 | 1983-09-21 | Hitachi Ltd | 半導体記憶装置 |
| JPS59121691A (ja) * | 1982-12-01 | 1984-07-13 | Fujitsu Ltd | ダイナミツク型半導体記憶装置 |
| JPS59132492A (ja) * | 1982-12-22 | 1984-07-30 | Fujitsu Ltd | 半導体記憶装置 |
| JPS61110394A (ja) * | 1984-10-31 | 1986-05-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1986
- 1986-09-19 JP JP61221020A patent/JPS6376193A/ja active Granted
-
1987
- 1987-09-16 US US07/097,558 patent/US4870617A/en not_active Expired - Lifetime
- 1987-09-18 DE DE87113716T patent/DE3786382T2/de not_active Expired - Fee Related
- 1987-09-18 EP EP87113716A patent/EP0261609B1/en not_active Expired - Lifetime
- 1987-09-18 KR KR8710374A patent/KR930005734B1/ko not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0261609B1 (en) | 1993-06-30 |
| EP0261609A3 (en) | 1990-07-11 |
| JPS6376193A (ja) | 1988-04-06 |
| KR930005734B1 (en) | 1993-06-24 |
| DE3786382T2 (de) | 1994-01-27 |
| DE3786382D1 (de) | 1993-08-05 |
| KR880004483A (ko) | 1988-06-04 |
| US4870617A (en) | 1989-09-26 |
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