JPH0661239A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH0661239A JPH0661239A JP4206894A JP20689492A JPH0661239A JP H0661239 A JPH0661239 A JP H0661239A JP 4206894 A JP4206894 A JP 4206894A JP 20689492 A JP20689492 A JP 20689492A JP H0661239 A JPH0661239 A JP H0661239A
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Abstract
(57)【要約】
【目的】 本発明は半導体装置及びその製造方法に係
り，特にバイポーラトランジスタの新規な構造とその形
成方法に関し，高い遮断周波数と，低いベース抵抗，及
び低いエミッタ抵抗を両立させる方法の提供を目的とす
る。 【構成】 基板１上に形成された一導電型エピタキシャ
ル半導体層13上に, 反対導電型の第一の半導体層６と,
一導電型の第二の半導体層７とが順にメサ型に積層さ
れ, 第一の半導体層６とエピタキシャル半導体層13との
間, 及び, 第一の半導体層６と第二の半導体層７との間
で, それぞれｐｎ接合を構成し，第一の半導体層６，及
び, 第二の半導体層７側壁に絶縁膜９からなるサイドウ
ォールが形成され, エピタキシャル半導体層13内に第一
の半導体層６と部分的に接続する反対導電型のコンタク
ト拡散層10が形成され, かつ, 半導体層13に接続する第
一の電極12と, コンタクト拡散層10に接続する第二の電
極16と, 第二の半導体層７に接続する第三の電極17とを
有するように構成する。
り，特にバイポーラトランジスタの新規な構造とその形
成方法に関し，高い遮断周波数と，低いベース抵抗，及
び低いエミッタ抵抗を両立させる方法の提供を目的とす
る。 【構成】 基板１上に形成された一導電型エピタキシャ
ル半導体層13上に, 反対導電型の第一の半導体層６と,
一導電型の第二の半導体層７とが順にメサ型に積層さ
れ, 第一の半導体層６とエピタキシャル半導体層13との
間, 及び, 第一の半導体層６と第二の半導体層７との間
で, それぞれｐｎ接合を構成し，第一の半導体層６，及
び, 第二の半導体層７側壁に絶縁膜９からなるサイドウ
ォールが形成され, エピタキシャル半導体層13内に第一
の半導体層６と部分的に接続する反対導電型のコンタク
ト拡散層10が形成され, かつ, 半導体層13に接続する第
一の電極12と, コンタクト拡散層10に接続する第二の電
極16と, 第二の半導体層７に接続する第三の電極17とを
有するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に係り，特にバイポーラトランジスタの新規な構造
とその形成方法に関する。
方法に係り，特にバイポーラトランジスタの新規な構造
とその形成方法に関する。
【０００２】近年のバイポーラＬＳＩにおいては，高速
性が要求されている。その為，高い遮断周波数
（ｆT ），低いベース抵抗，小さなコレクタ・ベース間
容量を達成させる必要がある。
性が要求されている。その為，高い遮断周波数
（ｆT ），低いベース抵抗，小さなコレクタ・ベース間
容量を達成させる必要がある。
【０００３】
【従来の技術】図４は従来例の説明図である。図におい
て，１は反対導電型半導体基板，２は一導電型コレクタ
埋め込み層，３は一導電型コレクタコンタクト層，４は
反対導電型アイソレーション層，５はフィールド絶縁
膜，６は第一の半導体層であって, ベース引き出し電極
を兼ねるエピタキシャルベース層, ７は第二の半導体層
であって, ポリSiからなるエミッタ層，12は第一の電極
であってコンタクト電極, 14は層間絶縁膜, 16は第二の
電極であってベース電極, 17は第三の電極であってエミ
ッタ電極である。
て，１は反対導電型半導体基板，２は一導電型コレクタ
埋め込み層，３は一導電型コレクタコンタクト層，４は
反対導電型アイソレーション層，５はフィールド絶縁
膜，６は第一の半導体層であって, ベース引き出し電極
を兼ねるエピタキシャルベース層, ７は第二の半導体層
であって, ポリSiからなるエミッタ層，12は第一の電極
であってコンタクト電極, 14は層間絶縁膜, 16は第二の
電極であってベース電極, 17は第三の電極であってエミ
ッタ電極である。
【０００４】従来のバイポーラＬＳＩにおいては，高い
遮断周波数を得る為，低加速エネルギーでイオン注入を
行う事により浅いベース拡散層を形成していたが，この
場合，図４（ａ）に示すように，イオン注入によるチャ
ネリング及び不純物分布がガウス分布に従う為分散の影
響があり，1,500 Å程度が限界であった。
遮断周波数を得る為，低加速エネルギーでイオン注入を
行う事により浅いベース拡散層を形成していたが，この
場合，図４（ａ）に示すように，イオン注入によるチャ
ネリング及び不純物分布がガウス分布に従う為分散の影
響があり，1,500 Å程度が限界であった。
【０００５】その対策として，近年，ベース層をＣＶＤ
法，若しくは，ＭＢＥ法を用いてエピタキシャル成長
し，エピタキシャルベース層を形成する方式が開発され
ている。
法，若しくは，ＭＢＥ法を用いてエピタキシャル成長
し，エピタキシャルベース層を形成する方式が開発され
ている。
【０００６】ところが，この方式は，図４（ｂ）に示す
ように，内部（真性）ベース層６と同じ層にてベース引
き出し層を形成する為，ベース抵抗が高くなっていた。
また，不純物を拡散したポリシリコン層を外部ベースに
用いて低抵抗化しても，内部ベースと自己整合（セルフ
アライン）で形成されていない為，ベース抵抗が高くな
ってしまう。
ように，内部（真性）ベース層６と同じ層にてベース引
き出し層を形成する為，ベース抵抗が高くなっていた。
また，不純物を拡散したポリシリコン層を外部ベースに
用いて低抵抗化しても，内部ベースと自己整合（セルフ
アライン）で形成されていない為，ベース抵抗が高くな
ってしまう。
【０００７】また，エミッタ形成時に，自然酸化膜が成
長することにより，エミッタ抵抗が高くなる問題点があ
った。
長することにより，エミッタ抵抗が高くなる問題点があ
った。
【０００８】
【発明が解決しようとする課題】従って，遮断周波数は
高くていいけれども，ベース抵抗を低減することができ
ず，高速化されないといった問題を生じていた。
高くていいけれども，ベース抵抗を低減することができ
ず，高速化されないといった問題を生じていた。
【０００９】本発明は，高い遮断周波数と，低いベース
抵抗，及び，低いエミッタ抵抗を両立させる方法の提供
を目的とする。
抵抗，及び，低いエミッタ抵抗を両立させる方法の提供
を目的とする。
【００１０】
【課題を解決するための手段】図１は本発明の原理説明
図である。図において，１は反対導電型半導体基板，２
は一導電型コレクタ埋め込み層，３は一導電型コレクタ
コンタクト層，４は反対導電型アイソレーション層，５
はフィールド絶縁膜，６は第一の半導体層であって, ベ
ース引き出し電極を兼ねるエピタキシャルベース層, ７
は第二の半導体層であって, ポリSiからなるエミッタ
層，10はコンタクト拡散層であって, ベースコンタクト
層, 12は第一の電極,13は一導電型エピタキシャルコレ
クタ層, 14は層間絶縁膜, 15は高融点金属層,16は第二
の電極, 17は第三の電極である。
図である。図において，１は反対導電型半導体基板，２
は一導電型コレクタ埋め込み層，３は一導電型コレクタ
コンタクト層，４は反対導電型アイソレーション層，５
はフィールド絶縁膜，６は第一の半導体層であって, ベ
ース引き出し電極を兼ねるエピタキシャルベース層, ７
は第二の半導体層であって, ポリSiからなるエミッタ
層，10はコンタクト拡散層であって, ベースコンタクト
層, 12は第一の電極,13は一導電型エピタキシャルコレ
クタ層, 14は層間絶縁膜, 15は高融点金属層,16は第二
の電極, 17は第三の電極である。
【００１１】上記課題は，図１（ａ）に示すように，基
板１上に形成された一導電型エピタキシャル半導体層13
上に, 反対導電型の第一の半導体層６と, 一導電型の第
二の半導体層７とが順にメサ型に積層され, 第一の半導
体層６とエピタキシャル半導体層13との間, 及び, 第一
の半導体層６と第二の半導体層７との間で, それぞれｐ
ｎ接合を構成し，第一の半導体層６，及び, 第二の半導
体層７側壁に絶縁膜９からなるサイドウォールが形成さ
れ, エピタキシャル半導体層13内に第一の半導体層６と
部分的に接続する反対導電型のコンタクト拡散層10が形
成され, かつ,半導体層13に接続する第一の電極12と,
コンタクト拡散層10に接続する第二の電極16と, 第二の
半導体層７に接続する第三の電極17とを有することによ
り,また, 基板１上に形成された一導電型エピタキシャ
ル半導体層13をフィールド絶縁膜５で画定する工程と,
該画定領域を含む該基板１上に反対導電型の第一の半導
体層６ 及び, 一導電型の第二の半導体層７を順に積層
する工程と,該第二の半導体層７，及び, 該第一の半導
体層６をメサ型に選択的にエッチングし, 該画定領域の
所定の領域上を除いて除去する工程と,該エピタキシャ
ル半導体層13内に選択的に不純物を導入し, 該第一の半
導体層６に部分的に接続するコンタクト拡散層10を形成
する工程と,メサ型の該第二の半導体層７，及び, 該第
一の半導体層６の側壁にサイドウォール絶縁膜９を形成
する工程とを含むことにより，解決される。
板１上に形成された一導電型エピタキシャル半導体層13
上に, 反対導電型の第一の半導体層６と, 一導電型の第
二の半導体層７とが順にメサ型に積層され, 第一の半導
体層６とエピタキシャル半導体層13との間, 及び, 第一
の半導体層６と第二の半導体層７との間で, それぞれｐ
ｎ接合を構成し，第一の半導体層６，及び, 第二の半導
体層７側壁に絶縁膜９からなるサイドウォールが形成さ
れ, エピタキシャル半導体層13内に第一の半導体層６と
部分的に接続する反対導電型のコンタクト拡散層10が形
成され, かつ,半導体層13に接続する第一の電極12と,
コンタクト拡散層10に接続する第二の電極16と, 第二の
半導体層７に接続する第三の電極17とを有することによ
り,また, 基板１上に形成された一導電型エピタキシャ
ル半導体層13をフィールド絶縁膜５で画定する工程と,
該画定領域を含む該基板１上に反対導電型の第一の半導
体層６ 及び, 一導電型の第二の半導体層７を順に積層
する工程と,該第二の半導体層７，及び, 該第一の半導
体層６をメサ型に選択的にエッチングし, 該画定領域の
所定の領域上を除いて除去する工程と,該エピタキシャ
ル半導体層13内に選択的に不純物を導入し, 該第一の半
導体層６に部分的に接続するコンタクト拡散層10を形成
する工程と,メサ型の該第二の半導体層７，及び, 該第
一の半導体層６の側壁にサイドウォール絶縁膜９を形成
する工程とを含むことにより，解決される。
【００１２】更に，エミッタ抵抗，及び，ベース抵抗を
より低減するために，エミッタ層７上に高融点金属層15
を積層し，ベースコンタクト層10に高濃度ベースコンタ
クト層11を追加した例を図１（ｂ）に示す。
より低減するために，エミッタ層７上に高融点金属層15
を積層し，ベースコンタクト層10に高濃度ベースコンタ
クト層11を追加した例を図１（ｂ）に示す。
【００１３】
【作用】本発明の構造によれば，内部のベース層は，エ
ピタキシャル成長により薄く形成することができる。
又，エミッタ層が内部のベース層をエッチングすること
なく形成できるため，内部のベース層の厚さを損なうこ
となく形成できることにより，特性の安定性が高くな
る。又，内部のベース層と外部のベースコンタクト層が
セルフアラインで形成できるためベース抵抗が低減でき
る。
ピタキシャル成長により薄く形成することができる。
又，エミッタ層が内部のベース層をエッチングすること
なく形成できるため，内部のベース層の厚さを損なうこ
となく形成できることにより，特性の安定性が高くな
る。又，内部のベース層と外部のベースコンタクト層が
セルフアラインで形成できるためベース抵抗が低減でき
る。
【００１４】
【実施例】図２は本発明の第１の実施例の工程順模式断
面図, 図３は本発明の第２の実施例の工程順模式断面図
である。
面図, 図３は本発明の第２の実施例の工程順模式断面図
である。
【００１５】図において，原理説明図と実施例とで実質
的に同じものは図１と同じ番号をとる。具体的には, １
はｐ型シリコン(Si)基板，２はｎ+ 型コレクタ埋め込み
層，３はｎ型コレクタコンタクト層，４はｐ+ 型アイソ
レーション層，５はフィールド二参加シリコン(SiO2)
膜，６はベース層，７はエミッタ層，８はSiO2膜，９は
サイドウォールSiO2膜，10はベースコンタクト層, 11は
高濃度ベースコンタクト層, 12はコレクタ電極, 13はｎ
型エピタキシャルコレクタ層, 14は層間SiO2膜,15はタ
ングステン（Ｗ）膜，16はベース電極, 17はエミッタ電
極を示す。
的に同じものは図１と同じ番号をとる。具体的には, １
はｐ型シリコン(Si)基板，２はｎ+ 型コレクタ埋め込み
層，３はｎ型コレクタコンタクト層，４はｐ+ 型アイソ
レーション層，５はフィールド二参加シリコン(SiO2)
膜，６はベース層，７はエミッタ層，８はSiO2膜，９は
サイドウォールSiO2膜，10はベースコンタクト層, 11は
高濃度ベースコンタクト層, 12はコレクタ電極, 13はｎ
型エピタキシャルコレクタ層, 14は層間SiO2膜,15はタ
ングステン（Ｗ）膜，16はベース電極, 17はエミッタ電
極を示す。
【００１６】本発明の第１の実施例について，図２の工
程順模式断面図により説明する。図２（ａ）に示すよう
に，従来方法により，ｐ型Si基板１上に，ｎ+ 型コレク
タ埋め込み層２，ｎ型コレクタコンタクト層３，ｐ+ 型
アイソレーション層４，フィールドSiO2膜５を形成した
後，ＣＶＤ法によりSi基板１上全面に層間SiO2膜14を約
1,000Åの厚さに成長し, 層間SiO2膜14を選択的にエッ
チングして，ベース形成領域に窓を開口する。
程順模式断面図により説明する。図２（ａ）に示すよう
に，従来方法により，ｐ型Si基板１上に，ｎ+ 型コレク
タ埋め込み層２，ｎ型コレクタコンタクト層３，ｐ+ 型
アイソレーション層４，フィールドSiO2膜５を形成した
後，ＣＶＤ法によりSi基板１上全面に層間SiO2膜14を約
1,000Åの厚さに成長し, 層間SiO2膜14を選択的にエッ
チングして，ベース形成領域に窓を開口する。
【００１７】図２（ｂ）に示すように，Si基板１上全面
にＣＶＤ法，若しくは，ＭＢＥ法により，ｐ型，例え
ば，硼素(B) を１×1017〜１×1020cm-3の不純物濃度
で，厚さ500〜 2,000ÅのSiエピタキシャル・ベース層
６を成長する。
にＣＶＤ法，若しくは，ＭＢＥ法により，ｐ型，例え
ば，硼素(B) を１×1017〜１×1020cm-3の不純物濃度
で，厚さ500〜 2,000ÅのSiエピタキシャル・ベース層
６を成長する。
【００１８】続いて，ＣＶＤ法により，ポリSi膜からな
るエミッタ層７を約 3,000Åの厚さに積層する。この
後, ＣＶＤ法により，Si基板１の全面にSiO2膜８を約
3,000Å成長する。
るエミッタ層７を約 3,000Åの厚さに積層する。この
後, ＣＶＤ法により，Si基板１の全面にSiO2膜８を約
3,000Å成長する。
【００１９】図２（ｃ）に示すように，エミッタ領域に
イオン注入法により, 例えば, 砒素(As)を加速電圧約40
KeV,ドーズ量1x1015〜1x1017／cm2 の条件で注入する。
その後, エミッタ, 及びベース形成領域を残し，他の領
域を異方性エッチングにより除去してメサ型のエミッタ
・ベース積層7,6 領域を形成する。
イオン注入法により, 例えば, 砒素(As)を加速電圧約40
KeV,ドーズ量1x1015〜1x1017／cm2 の条件で注入する。
その後, エミッタ, 及びベース形成領域を残し，他の領
域を異方性エッチングにより除去してメサ型のエミッタ
・ベース積層7,6 領域を形成する。
【００２０】次に，ｎ型エピタキシャルコレクタ層13内
に, イオン注入法により, 例えば,硼素, 若しくは弗化
硼素を加速電圧約10〜40KeV,ドーズ量1x1013〜1x1015／
cm2の条件で選択的に注入して, エピタキシャルベース
層６と接合するベースコンタクト層10を形成する。
に, イオン注入法により, 例えば,硼素, 若しくは弗化
硼素を加速電圧約10〜40KeV,ドーズ量1x1013〜1x1015／
cm2の条件で選択的に注入して, エピタキシャルベース
層６と接合するベースコンタクト層10を形成する。
【００２１】この後, ＣＶＤ法により，Si基板１の全面
にSiO2膜９を約 3,000Å成長した後, エミッタ・ベース
領域の側面にのみSiO2膜９を残す様に異方性エッチング
を行って，サイドウォールSiO2膜９を形成する。
にSiO2膜９を約 3,000Å成長した後, エミッタ・ベース
領域の側面にのみSiO2膜９を残す様に異方性エッチング
を行って，サイドウォールSiO2膜９を形成する。
【００２２】図２（ｄ）に示すように，活性化アニール
を窒素(N2)の雰囲気中で 1,100℃で10秒程度行い, エミ
ッタ層７, 及びベースコンタクト拡散層11の活性化を行
い,また，ｈFEを所望する値に成るよう時間をコントロ
ールする。次に，各コンタクト窓をマスクを用いて選択
的に開口し，アルミニウム(Al)のコレクタ電極12, ベー
ス電極16, エミッタ電極17を従来の方法により形成す
る。
を窒素(N2)の雰囲気中で 1,100℃で10秒程度行い, エミ
ッタ層７, 及びベースコンタクト拡散層11の活性化を行
い,また，ｈFEを所望する値に成るよう時間をコントロ
ールする。次に，各コンタクト窓をマスクを用いて選択
的に開口し，アルミニウム(Al)のコレクタ電極12, ベー
ス電極16, エミッタ電極17を従来の方法により形成す
る。
【００２３】本発明の第２の実施例について，図３の工
程順模式断面図により説明する。基本的には，図２の第
１の実施例と同じであり，各工程に第１の実施例と異な
る方法が追加実施されている。
程順模式断面図により説明する。基本的には，図２の第
１の実施例と同じであり，各工程に第１の実施例と異な
る方法が追加実施されている。
【００２４】図３（ａ）に示すように，従来方法によ
り，ｐ型Si基板上１に，ｎ型コレクタ埋め込み層２，ｎ
型コレクタコンタクト層３，ｐ型アイソレーション層
４，フィールドSiO2膜５を形成した後，ＣＶＤ法により
全面に酸化膜14を約 1,000Åの厚さに成長し, マスクを
用いてベース形成領域に窓を開口し, SiO2膜14をエッチ
ング除去する。
り，ｐ型Si基板上１に，ｎ型コレクタ埋め込み層２，ｎ
型コレクタコンタクト層３，ｐ型アイソレーション層
４，フィールドSiO2膜５を形成した後，ＣＶＤ法により
全面に酸化膜14を約 1,000Åの厚さに成長し, マスクを
用いてベース形成領域に窓を開口し, SiO2膜14をエッチ
ング除去する。
【００２５】図３（ｂ）に示すように，Si基板１の全面
にＣＶＤ法，若しくは，ＭＢＥ法により，厚さ 500〜
2,000Å, ｐ型不純物濃度１×1017〜１×1020cm-3のSi
のエピタキシャル・ベース層６を成長する。
にＣＶＤ法，若しくは，ＭＢＥ法により，厚さ 500〜
2,000Å, ｐ型不純物濃度１×1017〜１×1020cm-3のSi
のエピタキシャル・ベース層６を成長する。
【００２６】本実施例ではエピ・ポリ成長で行う。ま
た，成長したエピタキシャル・ベース層は，例えば，Si
Geの様な混合結晶でも良い。メサ形状にエピタキシャル
・ベース領域を残し，他の領域を異方性エッチングによ
り除去する。
た，成長したエピタキシャル・ベース層は，例えば，Si
Geの様な混合結晶でも良い。メサ形状にエピタキシャル
・ベース領域を残し，他の領域を異方性エッチングによ
り除去する。
【００２７】次に, 全面に, 厚さ 1,000〜 3,000Åのポ
リSiのエミッタ層７を約 3,000Åの厚さに成長する。更
に，エミッタの配線抵抗を低減するために，全面に，厚
さ 500〜 3,000Åのタングステン（Ｗ）等の高融点金属
15をスパッタリング法, 若しくは, ＣＶＤ法により成長
する。次に，ＣＶＤ法により全面に層間SiO2膜８を約
3,000Åの厚さに成長する。
リSiのエミッタ層７を約 3,000Åの厚さに成長する。更
に，エミッタの配線抵抗を低減するために，全面に，厚
さ 500〜 3,000Åのタングステン（Ｗ）等の高融点金属
15をスパッタリング法, 若しくは, ＣＶＤ法により成長
する。次に，ＣＶＤ法により全面に層間SiO2膜８を約
3,000Åの厚さに成長する。
【００２８】図３（ｃ）に示すように，エミッタ領域に
エミッタ拡散として，イオン注入法により, 例えば, 砒
素を加速電圧約40KeV,ドーズ量1x1015〜1x1017／cm2 の
条件で注入する。続いて, エミッタ領域, 及び, コレク
タ領域を残し，それ以外の領域を異方性エッチングによ
り除去する。
エミッタ拡散として，イオン注入法により, 例えば, 砒
素を加速電圧約40KeV,ドーズ量1x1015〜1x1017／cm2 の
条件で注入する。続いて, エミッタ領域, 及び, コレク
タ領域を残し，それ以外の領域を異方性エッチングによ
り除去する。
【００２９】次に，ベース領域にコンタクト拡散層10と
して，イオン注入法により, 例えば, 硼素, 若しくは弗
化硼素を加速電圧約10〜40 KeV, ドーズ量1x1013〜1x10
15／cm2 の条件で注入する。
して，イオン注入法により, 例えば, 硼素, 若しくは弗
化硼素を加速電圧約10〜40 KeV, ドーズ量1x1013〜1x10
15／cm2 の条件で注入する。
【００３０】その後, ＣＶＤ法により，基板全面にSiO2
膜９を約 3,000Å成長した後，異方性エッチングを行っ
て, ベース・エミッタのメサ領域とコレクタのポリSi電
極の部分にサイドウォールSiO2膜９を残す。
膜９を約 3,000Å成長した後，異方性エッチングを行っ
て, ベース・エミッタのメサ領域とコレクタのポリSi電
極の部分にサイドウォールSiO2膜９を残す。
【００３１】更に, ベース領域のベースコンタクト層11
として, サイドウォールSiO2膜9 及びエミッタ層６上の
SiO2膜８等をマスクとして, 自己整合的にイオン注入法
により, 例えば, 硼素, 若しくは弗化硼素を加速電圧約
10〜40 KeV, ドーズ量1x1013〜1x1016／cm2 の条件で追
加注入する。
として, サイドウォールSiO2膜9 及びエミッタ層６上の
SiO2膜８等をマスクとして, 自己整合的にイオン注入法
により, 例えば, 硼素, 若しくは弗化硼素を加速電圧約
10〜40 KeV, ドーズ量1x1013〜1x1016／cm2 の条件で追
加注入する。
【００３２】図３（ｄ）に示すように，活性化アニール
を窒素の雰囲気中で 1,100℃で10秒程度行い, エミッタ
層７, 及びベースコンタクト拡散層11の活性化を行い,
また，ｈFEを所望する値に成るよう時間をコントロール
する。次に，各コンタクト窓をマスクを用いて開口し，
Alのコレクタ電極12, ベース電極16, コレクタ電極17を
従来の方法により形成する。
を窒素の雰囲気中で 1,100℃で10秒程度行い, エミッタ
層７, 及びベースコンタクト拡散層11の活性化を行い,
また，ｈFEを所望する値に成るよう時間をコントロール
する。次に，各コンタクト窓をマスクを用いて開口し，
Alのコレクタ電極12, ベース電極16, コレクタ電極17を
従来の方法により形成する。
【００３３】
【発明の効果】以上の発明の実施例から明らかなよう
に，本発明にかかるバイポーラトランジスタの構造，及
び，その製造方法によれば，エピタキシャル成長にて形
成された極めて薄い真性ベース層をエミッタ層形成時に
エッチングすることなく形成出来るため，内部の真性ベ
ースの厚さを損なうことなく，特性の安定化，及び信頼
性の向上に寄与するところが大きい。
に，本発明にかかるバイポーラトランジスタの構造，及
び，その製造方法によれば，エピタキシャル成長にて形
成された極めて薄い真性ベース層をエミッタ層形成時に
エッチングすることなく形成出来るため，内部の真性ベ
ースの厚さを損なうことなく，特性の安定化，及び信頼
性の向上に寄与するところが大きい。
【図１】 本発明の原理説明図
【図２】 本発明の第１の実施例の工程順模式断面図
【図３】 本発明の第２の実施例の工程順模式断面図
【図４】 従来例の説明図
１ 反対導電型半導体基板であって，ｐ型Si基板 ２ 一導電型コレクタ埋め込み層であって，ｎ+ 型コレ
クタ埋め込み層 ３ 一導電型コレクタコンタクト層であって, ｎ+ 型コ
レクタコンタクト層 ４ 反対導電型アイソレーション層であって，ｐ+ 型ア
イソレーション層 ５ フィールド絶縁膜であって, フィールドSiO2膜 ６ 第一の半導体層であって, ベース層 ７ 第二の半導体層であって, エミッタ層 ８ 絶縁膜層であってSiO2膜 ９ サイドウォール絶縁膜であって, サイドウォールSi
O2膜 10 ベースコンタクト層 11 高濃度ベースコンタクト層 12 電極配線層であって, コレクタ電極 13 一導電型エピタキシャルコレクタ層 14 層間絶縁膜であって, 層間SiO2膜 15 高融点金属層であって，Ｗ膜 16 電極配線層であって, ベース電極 17 電極配線層であって, エミッタ電極
クタ埋め込み層 ３ 一導電型コレクタコンタクト層であって, ｎ+ 型コ
レクタコンタクト層 ４ 反対導電型アイソレーション層であって，ｐ+ 型ア
イソレーション層 ５ フィールド絶縁膜であって, フィールドSiO2膜 ６ 第一の半導体層であって, ベース層 ７ 第二の半導体層であって, エミッタ層 ８ 絶縁膜層であってSiO2膜 ９ サイドウォール絶縁膜であって, サイドウォールSi
O2膜 10 ベースコンタクト層 11 高濃度ベースコンタクト層 12 電極配線層であって, コレクタ電極 13 一導電型エピタキシャルコレクタ層 14 層間絶縁膜であって, 層間SiO2膜 15 高融点金属層であって，Ｗ膜 16 電極配線層であって, ベース電極 17 電極配線層であって, エミッタ電極
Claims (2)
- 【請求項１】 基板(1) 上に形成された一導電型エピタ
キシャル半導体層(13)上に, 反対導電型の第一の半導体
層(6) と, 一導電型の第二の半導体層(7)とが順にメサ
型に積層され, 該第一の半導体層(6) と該エピタキシャ
ル半導体層(13)との間, 及び, 該第一の半導体層(6) と
該第二の半導体層(7) との間で, それぞれｐｎ接合を構
成し，該第一の半導体層(6), 及び, 該第二の半導体層
(7)側壁に絶縁膜(9) からなるサイドウォールが形成さ
れ, 該エピタキシャル半導体層(13)内に該第一の半導体
層(6) と部分的に接続する反対導電型のコンタクト拡散
層(10)が形成され, かつ, 該半導体層(13)に接続する第
一の電極(12)と, 該コンタクト拡散層(10)に接続する第
二の電極(16)と, 該第二の半導体層(7) に接続する第三
の電極(17)とを有することを特徴とする半導体装置。 - 【請求項２】 基板(1) 上に形成された一導電型エピタ
キシャル半導体層(13)をフィールド絶縁膜(5) で画定す
る工程と, 該画定領域を含む該基板(1) 上に反対導電型の第一の半
導体層(6), 及び, 一導電型の第二の半導体層(7) を順
に積層する工程と, 該第二の半導体層(7), 及び, 該第一の半導体層(6) を
メサ型に選択的にエッチングし, 該画定領域の所定の領
域上を除いて除去する工程と, 該一導電型エピタキシャル半導体層(13)内に選択的に不
純物を導入し, 該第一の半導体層(6) に部分的に接続す
るコンタクト拡散層(10)を形成する工程と, メサ型の該第二の半導体層(7), 及び, 該第一の半導体
層(6) の側壁にサイドウォール絶縁膜(9) を形成する工
程とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4206894A JPH0661239A (ja) | 1992-08-04 | 1992-08-04 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4206894A JPH0661239A (ja) | 1992-08-04 | 1992-08-04 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0661239A true JPH0661239A (ja) | 1994-03-04 |
Family
ID=16530823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4206894A Withdrawn JPH0661239A (ja) | 1992-08-04 | 1992-08-04 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0661239A (ja) |
-
1992
- 1992-08-04 JP JP4206894A patent/JPH0661239A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |