JPH0661422A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【目的】 半導体集積回路装置などに形成される伝送回
路素子のキャパシタを微小な面積で高い容量がえられる
構造に形成し、半導体集積回路装置の小型化を図る。 【構成】 基板１上に基板と垂直方向に延びる２枚の電
極壁６ａ、６ｂが一定間隙を有して平行に配置され、該
２枚の電極壁のあいだに誘電体膜７が配置され、該２枚
の電極壁の周囲は保護膜４で保護されると共に、電極壁
に接続用の接続配線３ａ、３ｂが接続されてキャパシタ
が形成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はキャパシタおよびその製
法ならびにそのキャパシタを使用した半導体集積回路装
置に関する。さらに詳しくは、キャパシタの構造を立体
的に形成し、面積の縮小化を図ったキャパシタおよびそ
の製法ならびに半導体集積回路装置に関する。

【０００２】

【従来の技術】高周波用の半導体集積回路装置として従
来より、半導体基板に高周波用の電界効果トランジスタ
（以下、ＦＥＴという）が形成されると共に、基板上に
インダクタやキャパシタが形成されたモノリシックマイ
クロ波集積回路装置（以下、ＭＭＩＣという）が利用さ
れている。

【０００３】このＭＭＩＣで、基板表面に形成される伝
送回路素子のうち、キャパシタは図４〜５に示されるよ
うな構成になっている。図４〜５においてガリウムヒ素
（ＧａＡｓ）などからなる半導体基板32上に一方の電極
とする第１の金属膜33が形成され、その表面全体に誘電
体膜34が設けられ、さらにその上に他方の電極とする第
２の金属膜35が設けられてキャパシタ31が作製されてい
る。

【０００４】

【発明が解決しようとする課題】叙上のキャパシタ31
は、両電極間の間隔は耐圧の点から限界近くまで狭く形
成されており、容量を大きくするためには、第１の金属
膜33と第２の金属膜35との対向面積を大きく形成する必
要がある。しかし、対向面積を大きくすると、基板32表
面の広い面積をキャパシタのために占有することにな
る。このためＭＭＩＣの小型化が困難となり、それに伴
い低コスト化も困難になる。

【０００５】本発明では、かかる問題を解消し、しかも
微小な面積で大容量がえられる伝送回路素子を提供する
ことを目的とする。

【０００６】

【課題を解決するための手段】本発明のキャパシタは、
基板上に該基板と垂直方向に延びる２枚の電極壁が一定
間隙を有して平行に配置され、該２枚の電極壁のあいだ
に誘電体膜が配置され、前記２枚の電極壁の前記誘電体
膜と反対側にそれぞれ前記電極壁に接続された接続配線
と保護膜とが形成されてなることを特徴とするものであ
る。

【０００７】また、本発明のキャパシタの製法は、(a)
基板上に保護膜を設けると共に保護膜を設ける前または
保護膜を設ける途中または保護膜を設けたのちに一定間
隙を有する接続配線を形成し、(b) 前記接続配線の一定
間隙で対向した側の端部をそれぞれ通るように、前記保
護膜にそれと垂直方向に２つのエッチング溝を形成し、
(c) 該エッチング溝に金属材料を積層させて電極壁を形
成することを特徴とするものである。

【０００８】また、本発明の半導体集積回路装置は、半
導体基板に形成された能動素子と該基板表面に形成され
たキャパシタを含む伝送回路素子とからなる半導体集積
回路装置であって、前記基板表面に形成される少なくと
も一つのキャパシタが請求項１記載のキャパシタである
ことを特徴とするものである。

【０００９】

【作用】本発明によれば、キャパシタは基板表面上にキ
ャパシタの両電極壁を縦方向に形成し、該２枚の電極壁
のあいだに誘電体膜を配置し、電極壁の誘電体膜側と反
対側には接続配線と共に保護膜が形成されているため、
容量の大きいキャパシタを形成するには、電極壁および
そのあいだの誘導体膜を表面側に積層することにより形
成できる。そのため、基板表面のキャパシタのための占
有面積は一定で所望の容量を有するキャパシタを形成す
ることができる。

【００１０】また、本発明の製法によれば、前記電極膜
のあいだの誘電体膜と外側の保護膜を同一材料で形成
し、そののち電極膜形成場所をエッチングしてエッチン
グ溝を形成し、電極壁とする金属材料を蒸着またはスパ
ッタリング法により形成しているため、通常の半導体装
置などの製造と同様にＣＶＤ法、蒸着法、スパッタリン
グ法などの薄膜形成技術とフォトリソグラフィ工程との
組合わせで簡単に作製できる。

【００１１】さらに本発明の半導体集積回路装置によれ
ば大容量のキャパシタでも小面積で立体的に形成でき、
小型の半導体集積回路装置がえられる。

【００１２】

【実施例】つぎに図面を参照しながら本発明について説
明する。図１は、本発明の一実施例であるキャパシタ部
分を示す断面説明図、図２は図１のキャパシタを有する
高周波増幅回路の主要部分を示す平面配置図、図３は図
２の等価回路図である。

【００１３】本発明の半導体集積回路装置の構成要素で
あるキャパシタ１の構造を図１に基づき説明する。たと
えば、ガリウムヒ素（ＧａＡｓ）などからなる半導体基
板２上にＴｉ／Ａｕの２層からなる接続配線３ａ、３ｂ
が形成されている。この接続配線３ａ、３ｂはキャパシ
タを形成すべき場所の電極壁のあいだに相当する部分を
除去して間隙部Ａが形成されている。その表面にはＳｉ
Ｏ₂ 、ＳｉＮ、ＳｉＯＮなどからなる保護膜４が形成さ
れている。さらに、前記接続配線３ａ、３ｂの間隙部Ａ
を形成している端部と接続され保護膜４で囲まれたＴｉ
／Ａｕなどからなる電極壁６ａ、６ｂが形成されてい
る。電極壁６ａ、６ｂは、前述の接続配線３ａ、３ｂの
端部とそれぞれ接続され、電極端子として他の素子と接
続されたり、外部に導出されている。その結果、電極壁
６ａと電極壁６ｂとのあいだには、保護膜として形成さ
れた誘電体膜７が配置されており、電極壁６ａ、６ｂと
誘電体膜７によりキャパシタ１が形成されている。

【００１４】叙上のように構成されるキャパシタ１は、
対向する電極壁６ａ、６ｂが垂直方向に形成されている
ため、半導体基板２の表面で占める面積は非常に小さく
なる。しかも、容量を大きくするため、電極壁を大きく
形成するばあいであも、基板と垂直方向に形成され、微
小な面積で大容量のキャパシタを形成することができ
る。

【００１５】前述の例では接続配線３ａ、３ｂを半導体
基板２の直上に形成する例で説明したが、電極壁６ａ、
６ｂとそれぞれ接続されればよく、保護膜４の中に形成
されてもよく、また、保護膜４の表面に形成されてもよ
い。さらに、半導体基板上にキャパシタを形成する例で
説明したが、半導体素子を形成する必要がないばあい
は、絶縁基板上に形成してもよい。

【００１６】さらに、素子の立体化を図るばあい、電極
壁６ａ、６ｂの上部にさらに層間絶縁膜を形成して他の
伝送回路素子を形成することにより、容易に多層構造の
回路を作製することができる。

【００１７】前述の構成で、たとえば電極壁の高さが約
５μｍ、幅100 μｍ、間隔１μｍで0.025 ｐＦのキャパ
シタを形成できる。

【００１８】つぎに、本発明のキャパシタ１の製法につ
いて説明する。

【００１９】まず基板上に保護膜を設けると共に、保護
膜を設ける前または保護膜を設ける途中または保護膜を
設けたのちに一定間隙を有する接続配線を形成する。具
体的にはガリウムヒ素（ＧａＡｓ）などからなる半導体
基板２上にＴｉ／Ａｕの２層構造などからなる金属膜を
それぞれ0.01〜0.1 μｍ、0.5 〜２μｍ、蒸着またはス
パッタリング法などにより成膜し、フォトリソグラフィ
工程によりエッチングして接続配線３ａ、３ｂが間隙Ａ
を介して対向するように形成する。その表面にＳｉ
Ｏ₂ 、ＳｉＮ、ＳｉＯＮなどからなる保護膜４をＣＶＤ
法やスパッタ法などにより設ける。この保護膜の厚さ
は、形成しようとするキャパシタの容量に応じた面積で
決まるが、通常は２〜10μｍで、幅（図面に垂直方向の
長さ）は１〜５μｍに形成する。

【００２０】この具体例では半導体基板上に接続配線３
ａ、３ｂを形成したのち保護膜を形成する例で説明した
が、この接続配線３ａ、３ｂは保護膜４を堆積する途中
に形成してもよいし、また保護膜４を堆積し終ったのち
の保護膜４の表面に形成してもよい。

【００２１】つぎに前記接続配線の一定間隙で対向した
側の端部をそれぞれ通るように前記保護膜に保護膜と垂
直方向に２つのエッチング溝を形成する。具体例として
はフォトマスクでパターンニングしてプラズマエッチン
グして電極壁を形成する場所にエッチング溝を形成す
る。この２つのエッチング溝の間隔はキャパシタの誘電
体膜の厚さになり、面積と共にキャパシタの容量を決め
るのに重要な寸法となる。しかも前述の接続配線３ａ、
３ｂの端部がこのエッチング溝で挟まれた誘電体膜の中
まで入らないように形成する。このエッチング溝で挟ま
れた誘電体膜の幅は通常１μｍ位の幅になるように形成
されるが、使用する誘電体膜の比誘電率やキャパシタの
所望の容量によって変る。

【００２２】つぎに、前記エッチング溝に金属材料を積
層させて電極壁を設ける。具体例としては、基板上に形
成した接続配線３ａ、３ｂが残っているばあいはその上
にＴｉ膜を蒸着法またはスパッタリング法により0.01〜
0.1 μｍ、ついでＡｕ膜を蒸着法、スパッタリング法ま
たはメッキ法により保護膜の表面まで積層する。積層す
る電極壁の厚さ（高さ）が厚い（高い）ばあいはメッキ
法で行った方が蒸着法より１／４の時間で所望の厚さを
成膜できる。すなわち３μｍの厚さの電極壁を形成する
のにメッキ法では２時間位、スパッタリング法では５時
間位、蒸着法では８時間位要する。

【００２３】こうしてエッチング溝を埋めるように金属
材料を積層することにより、誘電体膜７の両側に電極壁
６ａ、６ｂが設けられたキャパシタが形成される。

【００２４】つぎに叙上のように構成されるキャパシタ
１を含む高周波増幅回路を作製した例を示す。

【００２５】図２〜３に示されるように、高周波増幅器
などに用いられる高周波増幅回路は、半導体基板に能動
素子としてＦＥＴ８、12が形成され、初段増幅用ＦＥＴ
８のゲート電極９が第１の端子10に電気的に接続され、
ドレイン電極11が段間容量を形成するキャパシタ１の電
極壁６ａに電気的に接続され、増幅用ＦＥＴ12のゲート
電極13がキャパシタ１の垂直電極壁６ｂに電気的に接続
され、ドレイン電極14が第２の端子15と電気的に接続さ
れ、さらに前記ＦＥＴ８のソース電極16およびＦＥＴ12
のソース電極17がそれぞれアース端子18に電気的に接続
されて構成されている。また、第１および第２の端子1
0、15の入力端子27および出力端子28側にはそれぞれ直
流カット用のキャパシタ19、20が直列に接続されると共
に、さらにインダクタ21、22を介して第１のバイアス端
子23および第２のバイアス端子24が形成され、ＤＣバイ
アスを供給できるようになっている。さらに、ＦＥＴ12
のゲート電極13には、インダクタ25を介してＤＣバイア
ス端子26が形成されている（図３参照）。

【００２６】この半導体集積回路装置は、キャパシタ１
が従来のものに比べ微小な面積に配置されているため、
回路全体が小型化されている。

【００２７】

【発明の効果】本発明によれば、キャパシタを基板の表
面に対して垂直方向に電極壁を形成し、そのあいだ誘電
体膜を配置してキャパシタを形成しているため、容量を
大きくする目的で電極壁の面積を大きくしても、上方に
延びるだけで基板表面の面積は変わらず、微小な面積で
大きな容量がえられる。

【００２８】また、半導体基板にＦＥＴなど高周波素子
が形成されると共に、基板表面に形成されるキャパシタ
が本発明のキャパシタで形成されることにより、チップ
面積の小さいモノリシックマイクロ波集積回路装置を形
成できる。さらには素子面積が小さくなる結果、素子間
を接続する配線も短くなり、マイクロ波帯域で起こりや
すい配線での相互干渉やノイズの発生も抑制でき、高特
性のモノリシックマイクロ波集積回路装置をうることが
できる。

【００２９】また装置の小型化に伴ない、最近の電子機
器の小型化に対応できると共に、コストダウンにも寄与
するという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例である伝送回路素子のキャパ
シタ部分を示す断面説明図である。

【図２】半導体集積回路の一実施例の主要部分を示す平
面配置図である。

【図３】図２の等価回路図である。

【図４】従来のキャパシタの構造を示す平面図である。

【図５】図４のキャパシタのＶ−Ｖ線断面図である。

【符号の説明】

１ キャパシタ ２ 半導体基板 ３ａ、３ｂ 接続配線 ４ 保護膜 ６ａ、６ｂ 電極壁 ７ 誘電体膜

Claims (3)

【特許請求の範囲】
1. 【請求項１】 基板上に該基板と垂直方向に延びる２枚
   の電極壁が一定間隙を有して平行に配置され、該２枚の
   電極壁のあいだに誘電体膜が配置され、前記２枚の電極
   壁の前記誘電体膜と反対側にそれぞれ前記電極壁に接続
   された接続配線と保護膜とが形成されてなるキャパシ
   タ。
2. 【請求項２】 (a) 基板上に保護膜を設けると共に保護
   膜を設ける前または保護膜を設ける途中または保護膜を
   設けたのちに一定間隙を有する接続配線を形成し、 (b) 前記接続配線の一定間隙で対向した側の端部をそれ
   ぞれ通るように、前記保護膜にそれと垂直方向に２つの
   エッチング溝を形成し、 (c) 該エッチング溝に金属材料を積層させて電極壁を形
   成することを特徴とするキャパシタの製法。
3. 【請求項３】 半導体基板に形成された能動素子と該基
   板表面に形成されたキャパシタを含む伝送回路素子とか
   らなる半導体集積回路装置であって、前記基板表面に形
   成される少なくとも一つのキャパシタが請求項１記載の
   キャパシタであることを特徴とする半導体集積回路装
   置。