JPH0661799A - ラッチ回路 - Google Patents
ラッチ回路Info
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- JPH0661799A JPH0661799A JP4210092A JP21009292A JPH0661799A JP H0661799 A JPH0661799 A JP H0661799A JP 4210092 A JP4210092 A JP 4210092A JP 21009292 A JP21009292 A JP 21009292A JP H0661799 A JPH0661799 A JP H0661799A
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Abstract
(57)【要約】
【目的】 ２つの入力信号のいずれか一方に対しては、
伝達遅延時間を従来の回路よりも短縮する。 【構成】 制御信号ＳＥＬＡが入力端子Ｂａを選択し、
制御信号ＳＥＬＢが入力端子Ａｂを選択したとき、出力
信号Ｑは一定に保持される。制御信号ＳＥＬＡが入力端
子Ａａを選択し、入力信号ＤＢが入力端子Ａｂを選択し
た場合には、出力信号Ｑには入力信号ＤＡが出力され
る。このとき、入力信号ＤＡはマルチプレクサ回路１ａ
のみを通過して出力信号Ｑとして出力される。 【効果】 入力信号ＤＡがマルチプレクサ回路１ａのみ
を通過して出力信号Ｑへ現れるので、入力信号ＤＡに対
しては従来のラッチ回路よりも伝達遅延時間が短い。
伝達遅延時間を従来の回路よりも短縮する。 【構成】 制御信号ＳＥＬＡが入力端子Ｂａを選択し、
制御信号ＳＥＬＢが入力端子Ａｂを選択したとき、出力
信号Ｑは一定に保持される。制御信号ＳＥＬＡが入力端
子Ａａを選択し、入力信号ＤＢが入力端子Ａｂを選択し
た場合には、出力信号Ｑには入力信号ＤＡが出力され
る。このとき、入力信号ＤＡはマルチプレクサ回路１ａ
のみを通過して出力信号Ｑとして出力される。 【効果】 入力信号ＤＡがマルチプレクサ回路１ａのみ
を通過して出力信号Ｑへ現れるので、入力信号ＤＡに対
しては従来のラッチ回路よりも伝達遅延時間が短い。
Description
【０００１】
【産業上の利用分野】この発明は、２入力型のラッチ回
路において、入力信号が出力に現れるのに要する時間
（伝達遅延時間）の改良に関する。
路において、入力信号が出力に現れるのに要する時間
（伝達遅延時間）の改良に関する。
【０００２】
【従来の技術】図３は従来の２入力型ラッチ回路の回路
図である。１ａ、１ｂはマルチプレクサ回路、２ａ、２
ｂはインバータ回路、３は１入力型ラッチ回路である。
また、ＤＡ、及びＤＢは、それぞれ２入力型ラッチ回路
の第１及び第２の入力信号、Ｑは同じく出力信号であ
る。ＳＥＬＡＢとＥＮＡは、それぞれマルチプレクサ回
路１ａ、１ｂの制御信号である。Ａａ、Ｂａはマルチプ
レクサ回路１ａの入力端子であり、Ｙａはその出力端子
である。Ａｂ、Ｂｂはマルチプレクサ回路１ｂの入力端
子であり、Ｙｂはその出力端子である。マルチプレクサ
回路１ｂの出力端子Ｙｂと入力端子Ａｂの間に、インバ
ータ回路２ａと２ｂの縦続接続回路が接続され、マルチ
プレクサ回路１ａの出力端子Ｙａとマルチプレクサ回路
１ｂの入力端子Ｂｂとが接続されている。
図である。１ａ、１ｂはマルチプレクサ回路、２ａ、２
ｂはインバータ回路、３は１入力型ラッチ回路である。
また、ＤＡ、及びＤＢは、それぞれ２入力型ラッチ回路
の第１及び第２の入力信号、Ｑは同じく出力信号であ
る。ＳＥＬＡＢとＥＮＡは、それぞれマルチプレクサ回
路１ａ、１ｂの制御信号である。Ａａ、Ｂａはマルチプ
レクサ回路１ａの入力端子であり、Ｙａはその出力端子
である。Ａｂ、Ｂｂはマルチプレクサ回路１ｂの入力端
子であり、Ｙｂはその出力端子である。マルチプレクサ
回路１ｂの出力端子Ｙｂと入力端子Ａｂの間に、インバ
ータ回路２ａと２ｂの縦続接続回路が接続され、マルチ
プレクサ回路１ａの出力端子Ｙａとマルチプレクサ回路
１ｂの入力端子Ｂｂとが接続されている。
【０００３】次に、この２入力型ラッチ回路の動作につ
いて説明する。マルチプレクサ回路１ａは、制御信号Ｓ
ＥＬＡＢに応答して、入力端子Ａａ又はＢａに入力され
る信号、すなわち入力信号ＤＡ、又はＤＢの何れか一方
を出力端子Ｙａへ出力する。この信号はマルチプレクサ
回路１ｂの入力端子Ｂｂへ入力される。マルチプレクサ
回路１ｂはマルチプレクサ回路１ａと同一構成物であ
り、制御信号ＥＮＡに応答して入力端子Ａｂ又はＢｂへ
入力される信号のいずれか一方を選択して出力端子Ｙｂ
へ出力する。このため、制御信号ＥＮＡが入力端子Ｂｂ
側の入力信号を選択すると、マルチプレクサ回路１ａか
ら供給された信号を出力端子Ｙｂに出力する。このと
き、入力端子Ａｂには、インバータ回路２ａ、２ｂの働
きで、出力端子Ｙｂの信号と同じ信号が入力されてい
る。この状態で制御信号ＥＮＡを反転して入力端子Ａｂ
を選択すると、信号を保持する閉ループが形成されるの
で、出力端子Ｙｂには同じ信号がそのまま保持される。
この間に、入力信号ＤＡ、ＤＢに変動があっても、また
制御信号ＳＥＬＡＢがどちらの入力信号を選択しても、
出力端子Ｙｂの信号は不変である。出力端子Ｙｂの信号
が２入力型ラッチ回路全体の出力信号Ｑである。
いて説明する。マルチプレクサ回路１ａは、制御信号Ｓ
ＥＬＡＢに応答して、入力端子Ａａ又はＢａに入力され
る信号、すなわち入力信号ＤＡ、又はＤＢの何れか一方
を出力端子Ｙａへ出力する。この信号はマルチプレクサ
回路１ｂの入力端子Ｂｂへ入力される。マルチプレクサ
回路１ｂはマルチプレクサ回路１ａと同一構成物であ
り、制御信号ＥＮＡに応答して入力端子Ａｂ又はＢｂへ
入力される信号のいずれか一方を選択して出力端子Ｙｂ
へ出力する。このため、制御信号ＥＮＡが入力端子Ｂｂ
側の入力信号を選択すると、マルチプレクサ回路１ａか
ら供給された信号を出力端子Ｙｂに出力する。このと
き、入力端子Ａｂには、インバータ回路２ａ、２ｂの働
きで、出力端子Ｙｂの信号と同じ信号が入力されてい
る。この状態で制御信号ＥＮＡを反転して入力端子Ａｂ
を選択すると、信号を保持する閉ループが形成されるの
で、出力端子Ｙｂには同じ信号がそのまま保持される。
この間に、入力信号ＤＡ、ＤＢに変動があっても、また
制御信号ＳＥＬＡＢがどちらの入力信号を選択しても、
出力端子Ｙｂの信号は不変である。出力端子Ｙｂの信号
が２入力型ラッチ回路全体の出力信号Ｑである。
【０００４】
【発明が解決しようとする課題】従来の２入力型ラッチ
回路は以上のように構成されるので、第１及び第２の入
力信号ともに、マルチプレクサ回路１ａと１ｂの双方を
通過して出力信号Ｑとして出力される。このため、従来
の回路は伝達遅延時間が大きいという欠点を有してい
た。
回路は以上のように構成されるので、第１及び第２の入
力信号ともに、マルチプレクサ回路１ａと１ｂの双方を
通過して出力信号Ｑとして出力される。このため、従来
の回路は伝達遅延時間が大きいという欠点を有してい
た。
【０００５】この発明は上記のような問題点を解消する
ためになされたもので、第１又は第２の入力信号のいず
れか一方に対しては、伝達遅延時間が従来の回路よりも
短縮されるラッチ回路を提供することを目的とする。
ためになされたもので、第１又は第２の入力信号のいず
れか一方に対しては、伝達遅延時間が従来の回路よりも
短縮されるラッチ回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】この発明に係る請求項１
に記載のラッチ回路は、第１及び第２の選択信号に応答
して、２つの入力信号の中の１つを選択して、出力に保
持するラッチ回路であって、（ａ）出力部と第１及び第
２の入力部とを有し、前記第１の選択信号に応答して、
前記第１又は第２の入力部に入力される信号の中の１つ
を選択して、出力部に出力する第１のマルチプレクサ回
路と、（ｂ）出力部と第１及び第２の入力部とを有し、
前記第２の選択信号に応答して、前記第１又は第２の入
力部に入力される信号の中の１つを選択して、出力部に
出力する第２のマルチプレクサ回路と、（ｃ）前記第１
のマルチプレクサ回路の出力部の信号に応答した信号
を、前記第２のマルチプレクサ回路の第２の入力部に入
力する第１の信号伝達回路と、（ｄ）前記第２のマルチ
プレクサ回路の出力部の信号に応答した信号を、前記第
１のマルチプレクサ回路の第２の入力部に入力する第２
の信号伝達回路であって、前記第１の信号伝達回路との
縦続接続回路が、縦続接続される２個のインバータを有
する第２の信号伝達回路と、を備える。
に記載のラッチ回路は、第１及び第２の選択信号に応答
して、２つの入力信号の中の１つを選択して、出力に保
持するラッチ回路であって、（ａ）出力部と第１及び第
２の入力部とを有し、前記第１の選択信号に応答して、
前記第１又は第２の入力部に入力される信号の中の１つ
を選択して、出力部に出力する第１のマルチプレクサ回
路と、（ｂ）出力部と第１及び第２の入力部とを有し、
前記第２の選択信号に応答して、前記第１又は第２の入
力部に入力される信号の中の１つを選択して、出力部に
出力する第２のマルチプレクサ回路と、（ｃ）前記第１
のマルチプレクサ回路の出力部の信号に応答した信号
を、前記第２のマルチプレクサ回路の第２の入力部に入
力する第１の信号伝達回路と、（ｄ）前記第２のマルチ
プレクサ回路の出力部の信号に応答した信号を、前記第
１のマルチプレクサ回路の第２の入力部に入力する第２
の信号伝達回路であって、前記第１の信号伝達回路との
縦続接続回路が、縦続接続される２個のインバータを有
する第２の信号伝達回路と、を備える。
【０００７】この発明に係る請求項２に記載のラッチ回
路は、請求項１に記載のラッチ回路であって、前記第１
の信号伝達回路が、縦続接続される２個のインバータを
有し、前記第２の信号伝達回路が配線を有する。
路は、請求項１に記載のラッチ回路であって、前記第１
の信号伝達回路が、縦続接続される２個のインバータを
有し、前記第２の信号伝達回路が配線を有する。
【０００８】この発明に係る請求項３に記載のラッチ回
路は、請求項１に記載のラッチ回路であって、前記第１
の信号伝達回路が１個のインバータを有し、前記第２の
信号伝達回路が１個のインバータを有する。
路は、請求項１に記載のラッチ回路であって、前記第１
の信号伝達回路が１個のインバータを有し、前記第２の
信号伝達回路が１個のインバータを有する。
【０００９】
【作用】この発明におけるラッチ回路は、第１のマルチ
プレクサ回路の第１の入力部への入力信号と、第２のマ
ルチプレクサ回路の第１の入力部への入力信号の中の１
つを、第１及び第２の選択信号に応答して選択して第１
のマルチプレクサ回路の出力部に出力するとともに、第
１及び第２の選択信号に応答して当該出力の信号を保持
するので、２入力型ラッチ回路として機能する。更に、
ラッチ回路への２つの入力信号の中の、第１のマルチプ
レクサ回路の第１の入力部へ入力される信号は、第１の
マルチプレクサ回路のみを通過して出力されるので、こ
の入力信号に対する伝達遅延時間は従来の回路に比べて
短縮される（請求項１〜請求項３）。
プレクサ回路の第１の入力部への入力信号と、第２のマ
ルチプレクサ回路の第１の入力部への入力信号の中の１
つを、第１及び第２の選択信号に応答して選択して第１
のマルチプレクサ回路の出力部に出力するとともに、第
１及び第２の選択信号に応答して当該出力の信号を保持
するので、２入力型ラッチ回路として機能する。更に、
ラッチ回路への２つの入力信号の中の、第１のマルチプ
レクサ回路の第１の入力部へ入力される信号は、第１の
マルチプレクサ回路のみを通過して出力されるので、こ
の入力信号に対する伝達遅延時間は従来の回路に比べて
短縮される（請求項１〜請求項３）。
【００１０】
【実施例】［実施例１．］図１は、この発明の第１の実
施例におけるラッチ回路の回路図である。以下の図にお
いて従来例と同一の符号を付している部分は、従来例と
同一部分を表すので説明を省略する。ＳＥＬＡ及びＳＥ
ＬＢは、それぞれマルチプレクサ回路１ａ及び１ｂの制
御信号である。出力端子Ｙａと入力端子Ａｂの間には、
遅延回路を構成するインバータ回路２ａと２ｂの縦続接
続回路が接続されている。出力端子Ｙｂは入力端子Ｂａ
と配線によって短絡されている。入力信号ＤＡ及びＤＢ
は、入力端子Ａａ及びＢｂにそれぞれ入力される。
施例におけるラッチ回路の回路図である。以下の図にお
いて従来例と同一の符号を付している部分は、従来例と
同一部分を表すので説明を省略する。ＳＥＬＡ及びＳＥ
ＬＢは、それぞれマルチプレクサ回路１ａ及び１ｂの制
御信号である。出力端子Ｙａと入力端子Ａｂの間には、
遅延回路を構成するインバータ回路２ａと２ｂの縦続接
続回路が接続されている。出力端子Ｙｂは入力端子Ｂａ
と配線によって短絡されている。入力信号ＤＡ及びＤＢ
は、入力端子Ａａ及びＢｂにそれぞれ入力される。
【００１１】次に、この回路の動作について説明する。
マルチプレクサ回路１ａの制御信号ＳＥＬＡが入力端子
Ａａを選択し、マルチプレクサ回路１ｂの制御信号ＳＥ
ＬＢが入力端子Ａｂを選択した時には、入力信号ＤＡが
出力信号Ｑとして出力される。このとき、入力信号ＤＡ
はマルチプレクサ回路１ａのみを通過して出力信号Ｑと
して出力される。このため、入力信号ＤＡに対する伝達
遅延時間は従来の回路に比べて短く改良されている。ま
たこのとき、インバータ回路２ａ、２ｂの働きにより、
入力端子Ｂａには出力端子Ｙａの信号と同一の信号が入
力されている。この状態から制御信号ＳＥＬＡが入力端
子Ｂａを選択すると、信号を保持する閉ループが形成さ
れるので、出力信号Ｑは変動することなくそのまま保持
される。
マルチプレクサ回路１ａの制御信号ＳＥＬＡが入力端子
Ａａを選択し、マルチプレクサ回路１ｂの制御信号ＳＥ
ＬＢが入力端子Ａｂを選択した時には、入力信号ＤＡが
出力信号Ｑとして出力される。このとき、入力信号ＤＡ
はマルチプレクサ回路１ａのみを通過して出力信号Ｑと
して出力される。このため、入力信号ＤＡに対する伝達
遅延時間は従来の回路に比べて短く改良されている。ま
たこのとき、インバータ回路２ａ、２ｂの働きにより、
入力端子Ｂａには出力端子Ｙａの信号と同一の信号が入
力されている。この状態から制御信号ＳＥＬＡが入力端
子Ｂａを選択すると、信号を保持する閉ループが形成さ
れるので、出力信号Ｑは変動することなくそのまま保持
される。
【００１２】制御信号ＳＥＬＡが入力端子Ｂａを選択
し、制御信号ＳＥＬＢが入力端子Ｂｂを選択するときに
は、入力信号ＤＢが出力信号Ｑとして出力される。入力
信号ＤＢはマルチプレクサ回路１ｂと１ａとを順次通過
して、出力信号Ｑとして出力されるので、入力信号ＤＢ
に対する伝達遅延時間は、従来の回路と同等である。こ
の状態から、制御信号ＳＥＬＢが入力端子Ａｂを選択す
ると、インバータ回路２ａ、２ｂの働きによって信号を
保持する閉ループが形成され、出力信号Ｑはそのまま保
持される。
し、制御信号ＳＥＬＢが入力端子Ｂｂを選択するときに
は、入力信号ＤＢが出力信号Ｑとして出力される。入力
信号ＤＢはマルチプレクサ回路１ｂと１ａとを順次通過
して、出力信号Ｑとして出力されるので、入力信号ＤＢ
に対する伝達遅延時間は、従来の回路と同等である。こ
の状態から、制御信号ＳＥＬＢが入力端子Ａｂを選択す
ると、インバータ回路２ａ、２ｂの働きによって信号を
保持する閉ループが形成され、出力信号Ｑはそのまま保
持される。
【００１３】すなわち、この回路は２入力型ラッチ回路
として機能し、しかも一方の入力信号である入力信号Ｄ
Ａに対しては、伝達遅延時間が従来の回路よりも短い。
として機能し、しかも一方の入力信号である入力信号Ｄ
Ａに対しては、伝達遅延時間が従来の回路よりも短い。
【００１４】［実施例２．］図２は、この発明の第２の
実施例におけるラッチ回路の回路図である。出力端子Ｙ
ａと入力端子Ａｂの間には、遅延回路を構成するインバ
ータ回路２ａが接続され、出力端子Ｙｂと入力端子Ｂａ
の間には同様にインバータ回路２ｂが接続されている。
実施例におけるラッチ回路の回路図である。出力端子Ｙ
ａと入力端子Ａｂの間には、遅延回路を構成するインバ
ータ回路２ａが接続され、出力端子Ｙｂと入力端子Ｂａ
の間には同様にインバータ回路２ｂが接続されている。
【００１５】マルチプレクサ回路１ａの制御信号ＳＥＬ
Ａが入力端子Ａａを選択し、マルチプレクサ回路１ｂの
制御信号ＳＥＬＢが入力端子Ａｂを選択した時には、入
力信号ＤＡが出力信号Ｑとして出力される。このとき、
入力信号ＤＡはマルチプレクサ回路１ａのみを通過して
出力信号Ｑとして出力される。このため、実施例１の回
路と同様に、入力信号ＤＡに対する伝達遅延時間は従来
の回路に比べて短い。この状態から、制御信号ＳＥＬＡ
が入力端子Ｂａを選択すると、インバータ回路２ａ、２
ｂの働きにより、出力信号Ｑはそのまま保持される。
Ａが入力端子Ａａを選択し、マルチプレクサ回路１ｂの
制御信号ＳＥＬＢが入力端子Ａｂを選択した時には、入
力信号ＤＡが出力信号Ｑとして出力される。このとき、
入力信号ＤＡはマルチプレクサ回路１ａのみを通過して
出力信号Ｑとして出力される。このため、実施例１の回
路と同様に、入力信号ＤＡに対する伝達遅延時間は従来
の回路に比べて短い。この状態から、制御信号ＳＥＬＡ
が入力端子Ｂａを選択すると、インバータ回路２ａ、２
ｂの働きにより、出力信号Ｑはそのまま保持される。
【００１６】制御信号ＳＥＬＡが入力端子Ｂａを選択
し、制御信号ＳＥＬＢが入力端子Ｂｂを選択するときに
は、入力信号ＤＢの反転信号が出力信号Ｑとして出力さ
れる。入力信号ＤＢはマルチプレクサ回路１ｂ、インバ
ータ回路２ｂ、及びマルチプレクサ回路１ａを順次通過
して、出力信号Ｑとして出力されるので、入力信号ＤＢ
に対する伝達遅延時間は、従来の回路よりはインバータ
回路２ｂの伝達遅延時間の分だけ長くなる。この状態か
ら、制御信号ＳＥＬＢが入力端子Ａｂを選択すると、イ
ンバータ回路２ａ、２ｂの働きにより、出力信号Ｑはそ
のまま保持される。
し、制御信号ＳＥＬＢが入力端子Ｂｂを選択するときに
は、入力信号ＤＢの反転信号が出力信号Ｑとして出力さ
れる。入力信号ＤＢはマルチプレクサ回路１ｂ、インバ
ータ回路２ｂ、及びマルチプレクサ回路１ａを順次通過
して、出力信号Ｑとして出力されるので、入力信号ＤＢ
に対する伝達遅延時間は、従来の回路よりはインバータ
回路２ｂの伝達遅延時間の分だけ長くなる。この状態か
ら、制御信号ＳＥＬＢが入力端子Ａｂを選択すると、イ
ンバータ回路２ａ、２ｂの働きにより、出力信号Ｑはそ
のまま保持される。
【００１７】すなわち、この回路は実施例１の回路と同
様に、２入力型ラッチ回路として機能し、しかも一方の
入力信号である入力信号ＤＡに対しては、伝達遅延時間
が従来の回路よりも短い。
様に、２入力型ラッチ回路として機能し、しかも一方の
入力信号である入力信号ＤＡに対しては、伝達遅延時間
が従来の回路よりも短い。
【００１８】
【発明の効果】以上のように、この発明によれば、ラッ
チ回路への２つの入力信号の中の、第１のマルチプレク
サ回路の第１の入力部へ入力される信号は、第１のマル
チプレクサ回路のみを通過して出力されるので、この入
力信号に対する伝達遅延時間は従来の回路に比べて短縮
される効果がある（請求項１〜請求項３）。
チ回路への２つの入力信号の中の、第１のマルチプレク
サ回路の第１の入力部へ入力される信号は、第１のマル
チプレクサ回路のみを通過して出力されるので、この入
力信号に対する伝達遅延時間は従来の回路に比べて短縮
される効果がある（請求項１〜請求項３）。
【図１】この発明の第１の実施例におけるラッチ回路の
回路図である。
回路図である。
【図２】この発明の第２の実施例におけるラッチ回路の
回路図である。
回路図である。
【図３】従来のラッチ回路の回路図である。
１ａ マルチプレクサ回路 １ｂ マルチプレクサ回路 ２ａ インバータ回路 ２ｂ インバータ回路 ＤＡ 入力信号 ＤＢ 入力信号 Ｑ 出力信号 ＳＥＬＡ 制御信号 ＳＥＬＢ 制御信号 Ａａ 入力端子 Ｂａ 入力端子 Ｙａ 出力端子 Ａｂ 入力端子 Ｂｂ 入力端子 Ｙｂ 出力端子
Claims (3)
- 【請求項１】 第１及び第２の選択信号に応答して、２
つの入力信号の中の１つを選択して、出力に保持するラ
ッチ回路であって、 （ａ）出力部と第１及び第２の入力部とを有し、前記第
１の選択信号に応答して、前記第１又は第２の入力部に
入力される信号の中の１つを選択して、出力部に出力す
る第１のマルチプレクサ回路と、 （ｂ）出力部と第１及び第２の入力部とを有し、前記第
２の選択信号に応答して、前記第１又は第２の入力部に
入力される信号の中の１つを選択して、出力部に出力す
る第２のマルチプレクサ回路と、 （ｃ）前記第１のマルチプレクサ回路の出力部の信号に
応答した信号を、前記第２のマルチプレクサ回路の第２
の入力部に入力する第１の信号伝達回路と、 （ｄ）前記第２のマルチプレクサ回路の出力部の信号に
応答した信号を、前記第１のマルチプレクサ回路の第２
の入力部に入力する第２の信号伝達回路であって、前記
第１の信号伝達回路との縦続接続回路が、縦続接続され
る２個のインバータを有する第２の信号伝達回路と、 を備えるラッチ回路。 - 【請求項２】 請求項１に記載のラッチ回路であって、 前記第１の信号伝達回路が、縦続接続される２個のイン
バータを有し、前記第２の信号伝達回路が配線を有す
る、ラッチ回路。 - 【請求項３】 請求項１に記載のラッチ回路であって、 前記第１の信号伝達回路が１個のインバータを有し、前
記第２の信号伝達回路が１個のインバータを有する、ラ
ッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4210092A JPH0661799A (ja) | 1992-08-06 | 1992-08-06 | ラッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4210092A JPH0661799A (ja) | 1992-08-06 | 1992-08-06 | ラッチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0661799A true JPH0661799A (ja) | 1994-03-04 |
Family
ID=16583691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4210092A Pending JPH0661799A (ja) | 1992-08-06 | 1992-08-06 | ラッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0661799A (ja) |
-
1992
- 1992-08-06 JP JP4210092A patent/JPH0661799A/ja active Pending
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