JPH0661804A - 信号エッジ検出回路 - Google Patents
信号エッジ検出回路Info
- Publication number
- JPH0661804A JPH0661804A JP4213106A JP21310692A JPH0661804A JP H0661804 A JPH0661804 A JP H0661804A JP 4213106 A JP4213106 A JP 4213106A JP 21310692 A JP21310692 A JP 21310692A JP H0661804 A JPH0661804 A JP H0661804A
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- JP
- Japan
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- gate
- edge detection
- signal
- detection circuit
- outputs
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- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【目的】 入力信号の立上りと立下りを検出してパルス
を出す信号エッジ検出回路に関し、立上りエッジ検出と
立下りエッジ検出とに同一エッジ検出回路の構成素子を
共用することによって回路素子の削減と配線数を減らし
て回路全体の実装面積を小さくできる切替式エッジ検出
回路を提供することを目的とする。 【構成】 入力信号ISの変化点を１クロック分遅らせて
反転して出力するＤフリップフロップ１と、外部からの
制御信号SEL に基づいて入力信号ISと前記Ｄフリップフ
ロップの出力信号とをそれぞれ反転するかそのま通過さ
せるかを制御するＥＸ−ＯＲゲート31,32 と、該ＥＸ−
ＯＲゲート31,32 の出力の論理積をとってエッジ検出パ
ルスを出力するＡＮＤゲート２とからなる構成であり、
または上記構成におけるＡＮＤゲート２をＮＯＲゲート
２' で置き換えた構成である。
を出す信号エッジ検出回路に関し、立上りエッジ検出と
立下りエッジ検出とに同一エッジ検出回路の構成素子を
共用することによって回路素子の削減と配線数を減らし
て回路全体の実装面積を小さくできる切替式エッジ検出
回路を提供することを目的とする。 【構成】 入力信号ISの変化点を１クロック分遅らせて
反転して出力するＤフリップフロップ１と、外部からの
制御信号SEL に基づいて入力信号ISと前記Ｄフリップフ
ロップの出力信号とをそれぞれ反転するかそのま通過さ
せるかを制御するＥＸ−ＯＲゲート31,32 と、該ＥＸ−
ＯＲゲート31,32 の出力の論理積をとってエッジ検出パ
ルスを出力するＡＮＤゲート２とからなる構成であり、
または上記構成におけるＡＮＤゲート２をＮＯＲゲート
２' で置き換えた構成である。
Description
【０００１】
【産業上の利用分野】本発明は、入力信号の立上りと立
下りを検出してパルスを出す信号エッジ検出回路に関す
る。
下りを検出してパルスを出す信号エッジ検出回路に関す
る。
【０００２】デジタル回路では、低速の入力信号のレベ
ル変化のタイミングを知るために入力信号の立上りエッ
ジや立下りエッジを検出して短いパルスを出すエッジ検
出回路が多用されている。
ル変化のタイミングを知るために入力信号の立上りエッ
ジや立下りエッジを検出して短いパルスを出すエッジ検
出回路が多用されている。
【０００３】
【従来の技術】本発明が対象とするエッジ検出回路は、
立上りエッジの検出と立下りエッジの検出とを外部から
の制御信号で切り替えることができるものである。
立上りエッジの検出と立下りエッジの検出とを外部から
の制御信号で切り替えることができるものである。
【０００４】図５は従来の信号エッジ検出回路を示す図
である。図において、5 は立上り検出回路、６は立下り
検出回路、７はセレクタである。
である。図において、5 は立上り検出回路、６は立下り
検出回路、７はセレクタである。
【０００５】従来技術では、入力信号を立上り検出回路
５と立下り検出回路６に分岐して入力し、両検出回路の
出力を切替制御信号に基づいてセレクタで切り替えるこ
とによって、立上り検出と立下り検出とを切替えてい
た。
５と立下り検出回路６に分岐して入力し、両検出回路の
出力を切替制御信号に基づいてセレクタで切り替えるこ
とによって、立上り検出と立下り検出とを切替えてい
た。
【０００６】立上り検出回路５は、フリップフロップ１
で入力信号ISを１クロック分遅らせて反転した信号S1と
入力信号ISとをＡＮＤゲート２で論理積をとることによ
り、１クロック分の幅の立上り検出パルスＥＰを出力す
る。
で入力信号ISを１クロック分遅らせて反転した信号S1と
入力信号ISとをＡＮＤゲート２で論理積をとることによ
り、１クロック分の幅の立上り検出パルスＥＰを出力す
る。
【０００７】立下り検出回路６は、ISとS1とをＮＯＲゲ
ート４で否定論理和をとることによりISが“０”でS1が
“１”の期間だけ“１”となる立下り検出パルスEP' を
出力する。
ート４で否定論理和をとることによりISが“０”でS1が
“１”の期間だけ“１”となる立下り検出パルスEP' を
出力する。
【０００８】
【発明が解決しようとする課題】上記従来技術において
は、立上り検出回路と立下り検出回路を両方用意し、さ
らにセレクタにより何れかの検出信号を選択するように
している。従って、二つの検出回路とセレクタとを必要
とするため回路規模が大きくなるという問題があった。
特に、上記従来の切替可能なエッジ検出回路をゲートア
レイ方式でＬＳＩ上に実現しようとすると、各ゲート用
のセル数が多くなるばかりでなく、セル間の配線が厄介
になり、レイアウト設計において実装効率が低下すると
いう問題があった。
は、立上り検出回路と立下り検出回路を両方用意し、さ
らにセレクタにより何れかの検出信号を選択するように
している。従って、二つの検出回路とセレクタとを必要
とするため回路規模が大きくなるという問題があった。
特に、上記従来の切替可能なエッジ検出回路をゲートア
レイ方式でＬＳＩ上に実現しようとすると、各ゲート用
のセル数が多くなるばかりでなく、セル間の配線が厄介
になり、レイアウト設計において実装効率が低下すると
いう問題があった。
【０００９】本発明は上記問題点に鑑み創出されたもの
で、立上りエッジ検出と立下りエッジ検出とに同一エッ
ジ検出回路の構成素子を共用することによって回路素子
の削減と配線数を減らして回路全体の実装面積を小さく
できる切替式エッジ検出回路を提供することを目的とす
る。
で、立上りエッジ検出と立下りエッジ検出とに同一エッ
ジ検出回路の構成素子を共用することによって回路素子
の削減と配線数を減らして回路全体の実装面積を小さく
できる切替式エッジ検出回路を提供することを目的とす
る。
【００１０】
【課題を解決するための手段】図１、図３は本発明の信
号エッジ回路の実施例の構成図である。上記課題を解決
するたに、本発明の信号エッジ検出回路は、図１に示す
ように、入力信号ISの変化点を１クロック分遅らせて反
転して出力するＤフリップフロップ１と、外部からの制
御信号SEL に基づいて入力信号ISと前記Ｄフリップフロ
ップの出力信号とをそれぞれ反転するかそのまま通過さ
せるかを制御するＥＸ−ＯＲゲート31,32 と、該ＥＸ−
ＯＲゲート31,32 の出力の論理積をとってエッジ検出パ
ルスを出力するＡＮＤゲート２と、からなる構成であ
り、また、図３に示すように、上記構成におけるＡＮＤ
ゲート２をＮＯＲゲート２' で置き換えた構成である。
号エッジ回路の実施例の構成図である。上記課題を解決
するたに、本発明の信号エッジ検出回路は、図１に示す
ように、入力信号ISの変化点を１クロック分遅らせて反
転して出力するＤフリップフロップ１と、外部からの制
御信号SEL に基づいて入力信号ISと前記Ｄフリップフロ
ップの出力信号とをそれぞれ反転するかそのまま通過さ
せるかを制御するＥＸ−ＯＲゲート31,32 と、該ＥＸ−
ＯＲゲート31,32 の出力の論理積をとってエッジ検出パ
ルスを出力するＡＮＤゲート２と、からなる構成であ
り、また、図３に示すように、上記構成におけるＡＮＤ
ゲート２をＮＯＲゲート２' で置き換えた構成である。
【００１１】
【作用】二つの信号のそれぞれを反転した信号のＡＮＤ
はもとの信号のＮＯＲであり、また反転した信号のＮＯ
Ｒはもとの信号のＡＮＤであることを利用して、ＡＮＤ
ゲートをＮＯＲ演算に、またはＮＯＲゲートをＡＮＤ演
算に共用できるように、もとの信号であるＤフリップフ
ロップの出力と入力信号との反転または非反転を制御信
号で制御するものである。
はもとの信号のＮＯＲであり、また反転した信号のＮＯ
Ｒはもとの信号のＡＮＤであることを利用して、ＡＮＤ
ゲートをＮＯＲ演算に、またはＮＯＲゲートをＡＮＤ演
算に共用できるように、もとの信号であるＤフリップフ
ロップの出力と入力信号との反転または非反転を制御信
号で制御するものである。
【００１２】フリップフロップ一つと二つのＥＸ−ＯＲ
ゲートと一つのＡＮＤゲートまたはＮＯＲゲートの４つ
の機能セルで構成できる。つまり、従来は二つのエッジ
検出回路（それぞれがフリップフロップとＡＮＤゲート
またはＮＯＲゲートとからなる）とセレクタ（通常は３
つのゲートから構成される）ので、全体で７つの機能セ
ルを必要としたものが、４つの機能セルで実現できるの
で、回路規模を縮小できまたレイアウト設計が容易にな
り、実装効率を向上することができる。
ゲートと一つのＡＮＤゲートまたはＮＯＲゲートの４つ
の機能セルで構成できる。つまり、従来は二つのエッジ
検出回路（それぞれがフリップフロップとＡＮＤゲート
またはＮＯＲゲートとからなる）とセレクタ（通常は３
つのゲートから構成される）ので、全体で７つの機能セ
ルを必要としたものが、４つの機能セルで実現できるの
で、回路規模を縮小できまたレイアウト設計が容易にな
り、実装効率を向上することができる。
【００１３】
【実施例】以下添付図により本発明の実施例を説明す
る。図１は本発明の信号エッジ検出回路の第一実施例構
成図、図２は図１の動作タイムチャート、図３は本発明
の信号エッジ検出回路の第二実施例構成図、図４は図３
の動作タイムチャートである。
る。図１は本発明の信号エッジ検出回路の第一実施例構
成図、図２は図１の動作タイムチャート、図３は本発明
の信号エッジ検出回路の第二実施例構成図、図４は図３
の動作タイムチャートである。
【００１４】図１は、本来の立上りエッジ検出回路を立
下りエッジ検出にも共用する場合の例であり、切替制御
信号が“０”のとき入力信号の立上りエッジを検出し、
“１”のとき立下りエッジを検出するエッジ検出回路で
ある。
下りエッジ検出にも共用する場合の例であり、切替制御
信号が“０”のとき入力信号の立上りエッジを検出し、
“１”のとき立下りエッジを検出するエッジ検出回路で
ある。
【００１５】図において、１はＤフリップフロップ、２
はＡＮＤゲート、31、32はＥＸ−ＯＲゲートである。Ｄ
フリップフロップ１は、データ入力端子Ｄにクロックに
同期した変化点を持つ入力信号ISが、またクロック端子
にクロックCLK が入力し、入力信号のレベルが変化した
時点から1 クロック分遅れた逆方向に変化する信号Ｓ１
を反転Ｑ端子から出力する。二つのＥＸ−ＯＲゲート3
1,32 の一方の入力端子には、入力信号ISとS11 とがそ
れぞれ入力し、また他方の入力端子には切替制御信号SE
L が入力する。ＡＮＤゲート２には二つのＥＸ−ＯＲゲ
ートの出力が入力し、ＡＮＤゲート２はエッジ検出パル
スEPを出力する。
はＡＮＤゲート、31、32はＥＸ−ＯＲゲートである。Ｄ
フリップフロップ１は、データ入力端子Ｄにクロックに
同期した変化点を持つ入力信号ISが、またクロック端子
にクロックCLK が入力し、入力信号のレベルが変化した
時点から1 クロック分遅れた逆方向に変化する信号Ｓ１
を反転Ｑ端子から出力する。二つのＥＸ−ＯＲゲート3
1,32 の一方の入力端子には、入力信号ISとS11 とがそ
れぞれ入力し、また他方の入力端子には切替制御信号SE
L が入力する。ＡＮＤゲート２には二つのＥＸ−ＯＲゲ
ートの出力が入力し、ＡＮＤゲート２はエッジ検出パル
スEPを出力する。
【００１６】次に図２を共に用いて、第一発明の実施例
の動作を説明する。図２において、入力信号ISは、クロ
ックCLK に同期して変化する信号であり、時刻T6および
Ｔ16で立上り時刻 T11および T21で立下るものとする。
今時刻T6の立上りと時刻 T21の立下りを検出しようとし
た場合の動作を説明する。時刻 T14で切替制御信号SEL
を“０”から“１”にして、立上り検出→立下り検出の
切替を行う。
の動作を説明する。図２において、入力信号ISは、クロ
ックCLK に同期して変化する信号であり、時刻T6および
Ｔ16で立上り時刻 T11および T21で立下るものとする。
今時刻T6の立上りと時刻 T21の立下りを検出しようとし
た場合の動作を説明する。時刻 T14で切替制御信号SEL
を“０”から“１”にして、立上り検出→立下り検出の
切替を行う。
【００１７】T1からT13 までは切替制御信号SEL が
“０”なので、ＥＸ−ＯＲゲート31,32は入力信号ISと
Ｄフリップフロップ１の出力S1とがそのままＡＮＤゲー
ト２の入力S2,S3 になる。AND ゲート2 は両入力が同時
に“１”となる時刻Ｔ６のタイミングで立上りエッジが
あることを示す検出パルスEPを出力する。
“０”なので、ＥＸ−ＯＲゲート31,32は入力信号ISと
Ｄフリップフロップ１の出力S1とがそのままＡＮＤゲー
ト２の入力S2,S3 になる。AND ゲート2 は両入力が同時
に“１”となる時刻Ｔ６のタイミングで立上りエッジが
あることを示す検出パルスEPを出力する。
【００１８】T14以降は、SEL が“１”なのでＥＸ−Ｏ
Ｒゲート31,32 は信号反転動作を行い、反転ISと反転S1
とがそれぞれＡＮＤゲート２の入力信号S2,S3 となる。
ＡＮＤゲート２は、入力IS,S1 に対しては、ＮＯＲゲー
トと同じ動作を行い、ISが“０”でS1が“１”を保持し
ているT21 のタイミングで入力信号SIの立下りエッジが
あることを示す検出パルスEPを出力する。
Ｒゲート31,32 は信号反転動作を行い、反転ISと反転S1
とがそれぞれＡＮＤゲート２の入力信号S2,S3 となる。
ＡＮＤゲート２は、入力IS,S1 に対しては、ＮＯＲゲー
トと同じ動作を行い、ISが“０”でS1が“１”を保持し
ているT21 のタイミングで入力信号SIの立下りエッジが
あることを示す検出パルスEPを出力する。
【００１９】図３、図４により、第二発明の実施例を説
明する。この実施例は前述の第一発明のＡＮＤゲート２
をＮＯＲゲート２' に置き代えたもので、切替制御信号
SEL が“０”のときに立下りエッジを検出し、“１”の
ときに立上りエッジを検出するものである。
明する。この実施例は前述の第一発明のＡＮＤゲート２
をＮＯＲゲート２' に置き代えたもので、切替制御信号
SEL が“０”のときに立下りエッジを検出し、“１”の
ときに立上りエッジを検出するものである。
【００２０】図４において、入力信号ISは、クロックCL
K に同期して変化する信号であり、時刻T6およびＴ16で
立上り時刻 T11および T21で立下るものとする。今時刻
T6の立上りと時刻 T21の立下りを検出しようとした場合
の動作を説明する。時刻 T14で切替制御信号SEL を
“０”から“１”にして、立下り検出→立上り検出の切
替を行う。
K に同期して変化する信号であり、時刻T6およびＴ16で
立上り時刻 T11および T21で立下るものとする。今時刻
T6の立上りと時刻 T21の立下りを検出しようとした場合
の動作を説明する。時刻 T14で切替制御信号SEL を
“０”から“１”にして、立下り検出→立上り検出の切
替を行う。
【００２１】T1からT13 までは切替制御信号SEL が
“０”なので、ＥＸ−ＯＲゲート31,32は入力信号ISと
Ｄフリップフロップ１の出力S1とがそのままＮＯＲゲー
ト２' の入力S2',S3' になる。ＮＯＲゲート２' はISが
“０”でS1が“１”である時刻Ｔ６のタイミングに立下
りエッジがあることを示す検出パルスEPを出力する。
“０”なので、ＥＸ−ＯＲゲート31,32は入力信号ISと
Ｄフリップフロップ１の出力S1とがそのままＮＯＲゲー
ト２' の入力S2',S3' になる。ＮＯＲゲート２' はISが
“０”でS1が“１”である時刻Ｔ６のタイミングに立下
りエッジがあることを示す検出パルスEPを出力する。
【００２２】T14以降は、SEL が“１”なのでＥＸ−Ｏ
Ｒゲート31,32 は信号反転動作を行い、反転ISと反転S1
とがそれぞれＮＯＲゲート２' の入力信号S2',S3' とな
る。ＮＯＲゲート２は、ISとS1とに対してはＡＮＤゲー
トと同一動作を行い、両信号が同時に“１”となるT21
のタイミングで入力信号SIの立下りエッジがあることを
示す検出パルスEPを出力する。
Ｒゲート31,32 は信号反転動作を行い、反転ISと反転S1
とがそれぞれＮＯＲゲート２' の入力信号S2',S3' とな
る。ＮＯＲゲート２は、ISとS1とに対してはＡＮＤゲー
トと同一動作を行い、両信号が同時に“１”となるT21
のタイミングで入力信号SIの立下りエッジがあることを
示す検出パルスEPを出力する。
【００２３】
【発明の効果】以上の説明から明らかなように本発明に
よれば、切替制御信号により立上り検出と立下り検出と
を切り替えることができるエッジ検出回路を少ないゲー
ト数で構成できるので、従来に比べて回路規模が縮小さ
れゲートアレイ方式でＬＳＩ化する場合等にレイアウト
設計における実装効率が向上するという効果がある。
よれば、切替制御信号により立上り検出と立下り検出と
を切り替えることができるエッジ検出回路を少ないゲー
ト数で構成できるので、従来に比べて回路規模が縮小さ
れゲートアレイ方式でＬＳＩ化する場合等にレイアウト
設計における実装効率が向上するという効果がある。
【図１】 本発明の信号エッジ検出回路の第一実施例構
成図
成図
【図２】 図１の動作タイムチャート
【図３】 本発明の信号エッジ検出回路の第二実施例構
成図
成図
【図４】 図３の動作タイムチャート
【図５】 従来の信号エッジ検出回路を示す図
１…Ｄフリップフロップ、２…ＡＮＤゲート、２' …Ｎ
ＯＲゲート、31、32…ＥＸ−ＯＲゲート
ＯＲゲート、31、32…ＥＸ−ＯＲゲート
Claims (2)
- 【請求項１】 入力信号ISの変化点を１クロック分遅ら
せるＤフリップフロップ(1) と、 外部からの制御信号SEL に基づいて入力信号ISと前記Ｄ
フリップフロップ(1)の出力信号とをそれぞれ反転する
かそのまま通過させるかを制御するＥＸ−ＯＲゲート(3
1,32) と、 該ＥＸ−ＯＲゲート(31,32) の出力の論理積をとるＡＮ
Ｄゲート(2) とからなることを特徴とする信号エッジ検
出回路。 - 【請求項２】 請求項１におけるＡＮＤゲート(2) の代
わりにＮＯＲゲート(2')を設けたことを特徴とする信号
エッジ検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4213106A JPH0661804A (ja) | 1992-08-11 | 1992-08-11 | 信号エッジ検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4213106A JPH0661804A (ja) | 1992-08-11 | 1992-08-11 | 信号エッジ検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0661804A true JPH0661804A (ja) | 1994-03-04 |
Family
ID=16633683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4213106A Withdrawn JPH0661804A (ja) | 1992-08-11 | 1992-08-11 | 信号エッジ検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0661804A (ja) |
-
1992
- 1992-08-11 JP JP4213106A patent/JPH0661804A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991102 |