JPH066227A - アナログ−デジタルコンバータ - Google Patents
アナログ−デジタルコンバータInfo
- Publication number
- JPH066227A JPH066227A JP18735792A JP18735792A JPH066227A JP H066227 A JPH066227 A JP H066227A JP 18735792 A JP18735792 A JP 18735792A JP 18735792 A JP18735792 A JP 18735792A JP H066227 A JPH066227 A JP H066227A
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Abstract
(57)【要約】 （修正有）
【目的】 電圧比較器のオフセットのばらつきによる変
換精度の劣化を低減すること。 【構成】 第１の基準電圧入力端子２にＥT、第２の基
準電圧入力端子３にＥB（ＥT＞ＥB）なる基準電圧が印
加されているものとすれば、電圧比較器５の一方の端子
には、（ＥT−ＥB）／２５６（以下、δＥとする）刻み
の基準電圧が加わり、アナログ信号入力端子１に加わる
アナログ入力電圧がＥB＋８δＥ以上であるとき、電圧
比較器５−２の出力はＨＩＧＨとなる。前記電圧比較器
５−２のＨＩＧＨ出力は、回路１１に伝送される。この
とき、１３の下位３ビット出力端子には、回路６からの
下位３ビット出力が接続される。また、前記アナログ入
力信号電圧がＥB＋８δＥよりも低い場合、ブロック８
で、複数の電圧比較手段の多数決によって、下位３ビッ
トが求められ、回路１１に出力される。
換精度の劣化を低減すること。 【構成】 第１の基準電圧入力端子２にＥT、第２の基
準電圧入力端子３にＥB（ＥT＞ＥB）なる基準電圧が印
加されているものとすれば、電圧比較器５の一方の端子
には、（ＥT−ＥB）／２５６（以下、δＥとする）刻み
の基準電圧が加わり、アナログ信号入力端子１に加わる
アナログ入力電圧がＥB＋８δＥ以上であるとき、電圧
比較器５−２の出力はＨＩＧＨとなる。前記電圧比較器
５−２のＨＩＧＨ出力は、回路１１に伝送される。この
とき、１３の下位３ビット出力端子には、回路６からの
下位３ビット出力が接続される。また、前記アナログ入
力信号電圧がＥB＋８δＥよりも低い場合、ブロック８
で、複数の電圧比較手段の多数決によって、下位３ビッ
トが求められ、回路１１に出力される。
Description
【０００１】
【産業上の利用分野】本発明は、アナログ信号をデジタ
ル信号に変換するアナログ−デジタル（Ａ／Ｄ）コンバ
ータに関するものである。
ル信号に変換するアナログ−デジタル（Ａ／Ｄ）コンバ
ータに関するものである。
【０００２】
【従来の技術】従来、アナログ信号をデジタル信号に変
換するＡ／Ｄコンバータには、いくつかの方式がある。
このうち、フラッシュタイプと呼ばれる方式のＡ／Ｄコ
ンバータは、変換速度に優れているため、ビデオ信号
等、高周波信号のＡ／Ｄ変換によく用いられている。図
３は、フラッシュタイプの８ビットＡ／Ｄコンバータの
従来例を示したブロック図である。同図において、３１
はアナログ信号入力端子、３２は第１の基準電圧入力端
子、３３は第２の基準電圧入力端子、３４は抵抗素子、
３５は演算増幅器等で構成される電圧比較器、３６は電
圧比較器３５の出力に応じてデジタル信号を生成する回
路、３７はデジタル信号出力端子である。この従来例で
は、抵抗素子３４および電圧比較器３５の数は、２8＝
２５６個とする。
換するＡ／Ｄコンバータには、いくつかの方式がある。
このうち、フラッシュタイプと呼ばれる方式のＡ／Ｄコ
ンバータは、変換速度に優れているため、ビデオ信号
等、高周波信号のＡ／Ｄ変換によく用いられている。図
３は、フラッシュタイプの８ビットＡ／Ｄコンバータの
従来例を示したブロック図である。同図において、３１
はアナログ信号入力端子、３２は第１の基準電圧入力端
子、３３は第２の基準電圧入力端子、３４は抵抗素子、
３５は演算増幅器等で構成される電圧比較器、３６は電
圧比較器３５の出力に応じてデジタル信号を生成する回
路、３７はデジタル信号出力端子である。この従来例で
は、抵抗素子３４および電圧比較器３５の数は、２8＝
２５６個とする。
【０００３】次に、従来のフラッシュタイプＡ／Ｄコン
バータの動作について説明する。
バータの動作について説明する。
【０００４】第１の基準電圧入力端子３２にＥT，第２
の基準電圧入力端子３３にＥB（ＥT＞ＥB） なる基準電
圧が印加されているものとすれば、電圧比較器３５の−
端子に加わる電圧は、下から順に（ＥT−ＥB）／２５６
ずつ２５６段階高くなる。電圧比較器３５は、アナログ
信号入力端子３１に加えられたアナログ信号電圧と、上
記２５６段階の基準電圧を比較し、アナログ電圧に応じ
てLOWまたはHIGH電圧を出力する。そして、上記電圧比
較器３５の出力に基づき、回路３６は、デジタル符号を
生成し、出力端子３７に出力する。このように、フラッ
シュタイプのＡ／Ｄコンバータは、基準電圧入力端子に
加えられた基準電圧を上限、下限とし、その上限、下限
の間を２５６等分し、デジタル信号に変換する。このと
き、デジタル出力のビット数は８となる。
の基準電圧入力端子３３にＥB（ＥT＞ＥB） なる基準電
圧が印加されているものとすれば、電圧比較器３５の−
端子に加わる電圧は、下から順に（ＥT−ＥB）／２５６
ずつ２５６段階高くなる。電圧比較器３５は、アナログ
信号入力端子３１に加えられたアナログ信号電圧と、上
記２５６段階の基準電圧を比較し、アナログ電圧に応じ
てLOWまたはHIGH電圧を出力する。そして、上記電圧比
較器３５の出力に基づき、回路３６は、デジタル符号を
生成し、出力端子３７に出力する。このように、フラッ
シュタイプのＡ／Ｄコンバータは、基準電圧入力端子に
加えられた基準電圧を上限、下限とし、その上限、下限
の間を２５６等分し、デジタル信号に変換する。このと
き、デジタル出力のビット数は８となる。
【０００５】
【発明が解決しようとする課題】上記従来のフラッシュ
タイプＡ／Ｄコンバータでは、多数の抵抗素子、電圧比
較器を必要とするが、こうした抵抗素子の抵抗値、電圧
比較器の特性は一定ではなく、ばらつきがある。特に電
圧比較器には、通常、演算増幅器が用いられるが、演算
増幅器の出力を０Ｖとするための入力電圧は０Ｖではな
く、オフセットと呼ばれる誤差を有している。このオフ
セットがばらつくため、Ａ／Ｄ変換したときの直線性、
すなわち変換精度が、他の方式と比べ劣るという問題点
がある。本発明は、上記の問題点に鑑み、電圧比較器の
オフセットのばらつきによる変換精度の劣化を低減する
ことのできるＡ／Ｄコンバータを提供することを目的と
する。
タイプＡ／Ｄコンバータでは、多数の抵抗素子、電圧比
較器を必要とするが、こうした抵抗素子の抵抗値、電圧
比較器の特性は一定ではなく、ばらつきがある。特に電
圧比較器には、通常、演算増幅器が用いられるが、演算
増幅器の出力を０Ｖとするための入力電圧は０Ｖではな
く、オフセットと呼ばれる誤差を有している。このオフ
セットがばらつくため、Ａ／Ｄ変換したときの直線性、
すなわち変換精度が、他の方式と比べ劣るという問題点
がある。本発明は、上記の問題点に鑑み、電圧比較器の
オフセットのばらつきによる変換精度の劣化を低減する
ことのできるＡ／Ｄコンバータを提供することを目的と
する。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明のＡ／Ｄコンバータはアナログ信号入力
端子と、２つの基準電圧入力端子と前記２つの基準電圧
入力端子間に直列に接続された抵抗素子と、該複数の抵
抗素子間の電圧と前記アナログ信号レベルとを比較する
複数の電圧比較手段と、前記複数の電圧比較手段の出力
から、デジタル信号を生成する回路を具備し、アナログ
入力電圧が所定の範囲にある場合には、前記電圧比較手
段は抵抗素子と前記アナログ入力端子間の電圧の比較
を、同一抵抗素子に並列に接続された複数の電圧比較器
出力の多数決を比較結果として用いることを特徴として
いる。
めに、この発明のＡ／Ｄコンバータはアナログ信号入力
端子と、２つの基準電圧入力端子と前記２つの基準電圧
入力端子間に直列に接続された抵抗素子と、該複数の抵
抗素子間の電圧と前記アナログ信号レベルとを比較する
複数の電圧比較手段と、前記複数の電圧比較手段の出力
から、デジタル信号を生成する回路を具備し、アナログ
入力電圧が所定の範囲にある場合には、前記電圧比較手
段は抵抗素子と前記アナログ入力端子間の電圧の比較
を、同一抵抗素子に並列に接続された複数の電圧比較器
出力の多数決を比較結果として用いることを特徴として
いる。
【０００７】
【作用】上記の構成を有することにより、電圧比較器の
オフセットのばらつきによる変換精度の劣化を低減する
ことができる。
オフセットのばらつきによる変換精度の劣化を低減する
ことができる。
【０００８】
【実施例】図１に本発明の第１の実施例を示す。図１は
本発明の一実施例としてフラッシュタイプ８ビットＡ／
Ｄコンバータに適用したブロック図である。同図におい
て、１はアナログ信号入力端子、２は第１の基準電圧入
力端子、３は第２の基準電圧入力端子、４は抵抗素子、
５は演算増幅器等で構成される電圧比較器、６は電圧比
較器５の出力に基づき、８ビットのデジタル信号を生成
する回路、７は上位６ビットのデジタル信号出力端子、
８は下位３ビットのデジタル信号を生成するブロックで
あり、その詳細は図２に示す。９は図２の端子２１に接
続される端子、１０は図２の端子２２に接続される端
子、１１は電圧比較器５−２の出力に基づき、下位３ビ
ット出力端子１３へ伝送するデジタル符号を、回路６ま
たはブロック８のいずれかの３ビット符号とする切換え
回路、１２は図２の端子２５に接続される端子、１３は
下位３ビットのデジタル信号出力端子である。
本発明の一実施例としてフラッシュタイプ８ビットＡ／
Ｄコンバータに適用したブロック図である。同図におい
て、１はアナログ信号入力端子、２は第１の基準電圧入
力端子、３は第２の基準電圧入力端子、４は抵抗素子、
５は演算増幅器等で構成される電圧比較器、６は電圧比
較器５の出力に基づき、８ビットのデジタル信号を生成
する回路、７は上位６ビットのデジタル信号出力端子、
８は下位３ビットのデジタル信号を生成するブロックで
あり、その詳細は図２に示す。９は図２の端子２１に接
続される端子、１０は図２の端子２２に接続される端
子、１１は電圧比較器５−２の出力に基づき、下位３ビ
ット出力端子１３へ伝送するデジタル符号を、回路６ま
たはブロック８のいずれかの３ビット符号とする切換え
回路、１２は図２の端子２５に接続される端子、１３は
下位３ビットのデジタル信号出力端子である。
【０００９】図２は図１のブロック８の詳細図であり、
図２の２１は、図１の端子９に接続される端子、２２は
図１の端子１０に接続される端子、２３は抵抗素子、２
４は演算増幅器で構成される電圧比較器、２５は図１の
端子１１に接続される端子、２６は５個の電圧比較器２
６の出力の多数決を求める回路、２７は回路６の出力に
基づき３ビットのデジタル符号を生成する符号変換器、
２８は下位３ビットのデジタル出力端子である。
図２の２１は、図１の端子９に接続される端子、２２は
図１の端子１０に接続される端子、２３は抵抗素子、２
４は演算増幅器で構成される電圧比較器、２５は図１の
端子１１に接続される端子、２６は５個の電圧比較器２
６の出力の多数決を求める回路、２７は回路６の出力に
基づき３ビットのデジタル符号を生成する符号変換器、
２８は下位３ビットのデジタル出力端子である。
【００１０】次に、本発明の動作について説明する。
【００１１】図１において、第１の基準電圧入力端子２
にＥT，第２の基準電圧入力端子３にＥB（ＥT＞ＥB）な
る基準電圧が印加されているものとすれば、図１の電圧
比較器５の一方の端子には、（ＥT−ＥB）／２５６（以
下δＥとする）刻みの基準電圧が加わる。このとき図１
の端子９の電圧は、ＥB＋８δＥとなる。従って、アナ
ログ信号入力端子１に加わるアナログ入力電圧が、ＥB
＋８δＥ以上であるとき、電圧比較器５−２の出力はHI
GHとなる。前記電圧比較器５−２のHIGH出力は、回路１
１に伝送される。このとき、１３の下位３ビット出力端
子１３には回路６からの下位３ビット出力が接続され
る。この状態では本発明の第１の実施例は、従来例と同
じ手法でＡ／Ｄ変換を行う。また、前記アナログ入力信
号電圧がＥB＋８δＥより低い場合、電圧比較器５−２
の出力はLOWとなり、このとき回路１１は、下位３ビッ
ト出力端子１３に、ブロック８からの３ビット出力を接
続する。このとき、デジタル出力は、上位５ビット（０
００００となる）は従来の方法で変換したものとなり、
下位３ビットは本発明により変換したものとなる。
にＥT，第２の基準電圧入力端子３にＥB（ＥT＞ＥB）な
る基準電圧が印加されているものとすれば、図１の電圧
比較器５の一方の端子には、（ＥT−ＥB）／２５６（以
下δＥとする）刻みの基準電圧が加わる。このとき図１
の端子９の電圧は、ＥB＋８δＥとなる。従って、アナ
ログ信号入力端子１に加わるアナログ入力電圧が、ＥB
＋８δＥ以上であるとき、電圧比較器５−２の出力はHI
GHとなる。前記電圧比較器５−２のHIGH出力は、回路１
１に伝送される。このとき、１３の下位３ビット出力端
子１３には回路６からの下位３ビット出力が接続され
る。この状態では本発明の第１の実施例は、従来例と同
じ手法でＡ／Ｄ変換を行う。また、前記アナログ入力信
号電圧がＥB＋８δＥより低い場合、電圧比較器５−２
の出力はLOWとなり、このとき回路１１は、下位３ビッ
ト出力端子１３に、ブロック８からの３ビット出力を接
続する。このとき、デジタル出力は、上位５ビット（０
００００となる）は従来の方法で変換したものとなり、
下位３ビットは本発明により変換したものとなる。
【００１２】ここで、上記の下位３ビットの変換手段に
ついて、図２により詳細に説明する。図２において、入
力アナログ信号は端子２２、基準電圧は、端子間２１と
２５に印加されている。前記入力アナログ信号電圧が、
ＥB＋８δＥより低い場合において、前記アナログ入力
電圧は、図２の抵抗素子２３で分圧された基準電圧と比
較される。前記図２の抵抗素子２３に、並列に接続され
た５個の電圧比較器２４は、上記アナログ信号電圧と基
準電圧を比較し各々回路２６にLOWまたはHIGHで表され
る出力を伝達する。回路２６では入力された５個の電圧
比較器出力の多数決をとる。すなわち、５個の入力のう
ち、LOW が３個以上ならばLOW電圧を出力し、HIGHが３
個以上ならばHIGH電圧を出力する。回路２７は回路２６
の出力に基づき、３ビットのデジタル符号を生成し、出
力端子２７に出力する。
ついて、図２により詳細に説明する。図２において、入
力アナログ信号は端子２２、基準電圧は、端子間２１と
２５に印加されている。前記入力アナログ信号電圧が、
ＥB＋８δＥより低い場合において、前記アナログ入力
電圧は、図２の抵抗素子２３で分圧された基準電圧と比
較される。前記図２の抵抗素子２３に、並列に接続され
た５個の電圧比較器２４は、上記アナログ信号電圧と基
準電圧を比較し各々回路２６にLOWまたはHIGHで表され
る出力を伝達する。回路２６では入力された５個の電圧
比較器出力の多数決をとる。すなわち、５個の入力のう
ち、LOW が３個以上ならばLOW電圧を出力し、HIGHが３
個以上ならばHIGH電圧を出力する。回路２７は回路２６
の出力に基づき、３ビットのデジタル符号を生成し、出
力端子２７に出力する。
【００１３】
【発明の効果】以上説明したとおり、本発明によれば、
アナログ入力電圧が所定の範囲にある場合には、同一抵
抗素子に並列に接続された複数の電圧比較器を用いて電
圧比較を行ない、複数の比較結果の多数決をとるため、
電圧比較器のオフセットのばらつきによる変換精度の劣
化を低減することができる。
アナログ入力電圧が所定の範囲にある場合には、同一抵
抗素子に並列に接続された複数の電圧比較器を用いて電
圧比較を行ない、複数の比較結果の多数決をとるため、
電圧比較器のオフセットのばらつきによる変換精度の劣
化を低減することができる。
【図１】本発明の一実施例としてフラッシュタイプ８ビ
ットＡ／Ｄコンバータに適用したブロック図である。
ットＡ／Ｄコンバータに適用したブロック図である。
【図２】図１の下位２ビットのデジタル信号を生成する
ブロック８の詳細図である。
ブロック８の詳細図である。
【図３】フラッシュタイプの８ビットＡ／Ｄコンバータ
の従来例を示したブロック図である。
の従来例を示したブロック図である。
１ アナログ信号入力端子 ２ 第１の基準電圧入力端子 ３ 第２の基準電圧入力端子 ４ 抵抗素子 ５ 電圧比較器 ６ 上位５ビットのデジタル符号を生成する回路 ７ 上位５ビットのデジタル信号出力端子 ８ 下位３ビットおよび桁落ちビットを計算するブロッ
ク ９ 図２の２１の端子に接続される端子 １０ 図２の２２の端子に接続される端子 １１ 図２の２５の端子に接続される端子 １２ 下位３ビットのデジタル信号出力端子 １３ ２ビットの桁落ちを出力する端子
ク ９ 図２の２１の端子に接続される端子 １０ 図２の２２の端子に接続される端子 １１ 図２の２５の端子に接続される端子 １２ 下位３ビットのデジタル信号出力端子 １３ ２ビットの桁落ちを出力する端子
Claims (1)
- 【請求項１】 アナログ信号入力端子と、２つの基準電
圧入力端子と、前記２つの基準電圧入力端子間に直列に
接続された複数個の抵抗素子と、該複数個の抵抗素子間
の電圧と前記アナログ信号レベルとを比較する複数の電
圧比較手段と、前記複数の電圧比較手段の出力から、デ
ジタル信号を生成する回路を具備するアナログ−デジタ
ルコンバータにおいて、前記アナログ信号入力電圧が所
定の範囲にある場合には、前記電圧比較手段は同一抵抗
素子に並列接続された複数の電圧比較器の出力の多数決
に基づきデジタル符号を生成することを特徴とするアナ
ログ−デジタルコンバ−タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18735792A JPH066227A (ja) | 1992-06-23 | 1992-06-23 | アナログ−デジタルコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18735792A JPH066227A (ja) | 1992-06-23 | 1992-06-23 | アナログ−デジタルコンバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH066227A true JPH066227A (ja) | 1994-01-14 |
Family
ID=16204585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18735792A Pending JPH066227A (ja) | 1992-06-23 | 1992-06-23 | アナログ−デジタルコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH066227A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010011034A (ja) * | 2008-06-26 | 2010-01-14 | Fujitsu Ltd | Ａｄ変換回路および受信回路 |
| JP2014130095A (ja) * | 2012-12-28 | 2014-07-10 | Advantest Corp | 試験装置および試験方法 |
| JP2014131227A (ja) * | 2012-12-28 | 2014-07-10 | Advantest Corp | 測定装置および電子デバイス |
-
1992
- 1992-06-23 JP JP18735792A patent/JPH066227A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010011034A (ja) * | 2008-06-26 | 2010-01-14 | Fujitsu Ltd | Ａｄ変換回路および受信回路 |
| JP2014130095A (ja) * | 2012-12-28 | 2014-07-10 | Advantest Corp | 試験装置および試験方法 |
| JP2014131227A (ja) * | 2012-12-28 | 2014-07-10 | Advantest Corp | 測定装置および電子デバイス |
| US9213669B2 (en) | 2012-12-28 | 2015-12-15 | Advantest Corporation | Test apparatus and test method |
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