JPH0664126B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0664126B2 JPH0664126B2 JP63176721A JP17672188A JPH0664126B2 JP H0664126 B2 JPH0664126 B2 JP H0664126B2 JP 63176721 A JP63176721 A JP 63176721A JP 17672188 A JP17672188 A JP 17672188A JP H0664126 B2 JPH0664126 B2 JP H0664126B2
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- Japan
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- circuit
- buffer circuit
- output
- output buffer
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はウエハ・テスト機能を備え、このウエハ・テ
スト時に出力バッファ回路からデータが出力される半導
体集積回路に係り、特にウエハ・テスト時に出力バッフ
ァ回路で発生するノイズの低減化を図るようにした半導
体集積回路に関する。
スト時に出力バッファ回路からデータが出力される半導
体集積回路に係り、特にウエハ・テスト時に出力バッフ
ァ回路で発生するノイズの低減化を図るようにした半導
体集積回路に関する。
（従来の技術） メモリ用半導体集積回路、論理用半導体集積回路等のIC
は、周知のように外部から信号やデータを受け、内部で
演算、論理等の処理を行ない、その処理結果を外部に出
力する。例えばメモリ用ICでは、入力信号はアドレス信
号やコントロール信号であり、アドレスで指定された番
地に記憶されたデータを読み出し、データ出力ピンから
出力信号として読み出しデータを出力する。そして、メ
モリ用ICでは、その出力段に設けられた出力バッファ回
路によって例えば100pF程度の大きな負荷容量を駆動す
る必要があり、このため、出力バッファ回路として電流
駆動能力が比較的の大きなものを使用する必要がある。
この出力バッファ回路の駆動力は、動作の高速性が要求
される分野で使用されるIC程大きくする必要がある。す
なわち、外部負荷容量を駆動するために必要な時間がア
クセス・タイムの一部として扱われるからである。
は、周知のように外部から信号やデータを受け、内部で
演算、論理等の処理を行ない、その処理結果を外部に出
力する。例えばメモリ用ICでは、入力信号はアドレス信
号やコントロール信号であり、アドレスで指定された番
地に記憶されたデータを読み出し、データ出力ピンから
出力信号として読み出しデータを出力する。そして、メ
モリ用ICでは、その出力段に設けられた出力バッファ回
路によって例えば100pF程度の大きな負荷容量を駆動す
る必要があり、このため、出力バッファ回路として電流
駆動能力が比較的の大きなものを使用する必要がある。
この出力バッファ回路の駆動力は、動作の高速性が要求
される分野で使用されるIC程大きくする必要がある。す
なわち、外部負荷容量を駆動するために必要な時間がア
クセス・タイムの一部として扱われるからである。
ところで、ICの実使用時、あるいはテスト時にしばしば
問題となることの一つにノイズの発生がある。すなわ
ち、IC内の出力バッファ回路に流れる電流が瞬時に変化
することにより電源配線に逆起電力が発生し、これが電
源に混入することによってノイズが発生する。
問題となることの一つにノイズの発生がある。すなわ
ち、IC内の出力バッファ回路に流れる電流が瞬時に変化
することにより電源配線に逆起電力が発生し、これが電
源に混入することによってノイズが発生する。
第７図は配線ボード上に実装されたICの概略図である。
図中、破線で囲まれた領域がIC70であり、このIC70は入
力電圧Vinが与えられる内部回路71と、ＰチャネルMOSト
ランジスタ及びＮチャネルMOSトランジスタからなり、
この内部回路71の出力で駆動される出力バッファ回路72
とから構成されている。また、Ｖcc及びＶssは配線ボー
ドに供給される電源電圧及び接地電圧である。ボードに
供給される上記両電圧Ｖcc及びＶssは、このボード上の
配線、IC内部の配線、IC内部におけるボンディングワイ
ヤー等にそれぞれ存在するインダクタンスの和であるイ
ンダクタンス成分L1、L2それぞれを介してIC70に供給さ
れる。一方、IC70の出力ノード73と接地電圧Ｖssとの間
には外部負荷による容量C1が、電源電圧Ｖccと接地電圧
Ｖssとの間にはIC自体の容量C2がそれぞれ接続されてい
る。IC内の出力バッファ回路72で駆動する外部負荷によ
る容量C1は上記のように100pF程度の大きな値であり、
電源ノイズはこの容量C1を出力バッファ回路72で駆動す
る際に発生する。すなわち、例えば上記第７図中のIC70
がメモリ用ICであり、その入力電圧Vinが複数ビットか
らなるアドレスの１ビット分であるとき、第８図のタイ
ミングチャートに示すように、アドレスが切替わり、出
力バッファ回路72からの出力データDoutが“1"レベルか
ら“0"レベルに切替わる場合を考える。このときを例え
ば“0"読みとする。予め、容量C1に蓄えられている電荷
は、出力バッファ回路72内のＮチャネルMOSトランジス
タがオンすることによって接地電圧Ｖssに放電される。
これにより、出力データDoutが“1"レベルから“0"レベ
ルに変化する。このとき、接地電圧Ｖssの配線に流れる
電流Ｉssは図示のように変化する。このとき、この接地
電流Ｉssの時間的変化の割合いdIss／dtと、上記インダ
クタンス成分L2とにより、接地電圧の配線にはL2・dIss
／dtなる逆起電力が発生する。すなわち、IC内部では、
出力バッファ回路72内のＮチャネルMOSトランジスタが
オンした直後では接地電圧Ｖssが上昇し、その後、トラ
ンジスタのオン電流が減少するのに伴って負極性にひか
れ、オン電流が流れなくなると元の0Vに戻って安定す
る。
図中、破線で囲まれた領域がIC70であり、このIC70は入
力電圧Vinが与えられる内部回路71と、ＰチャネルMOSト
ランジスタ及びＮチャネルMOSトランジスタからなり、
この内部回路71の出力で駆動される出力バッファ回路72
とから構成されている。また、Ｖcc及びＶssは配線ボー
ドに供給される電源電圧及び接地電圧である。ボードに
供給される上記両電圧Ｖcc及びＶssは、このボード上の
配線、IC内部の配線、IC内部におけるボンディングワイ
ヤー等にそれぞれ存在するインダクタンスの和であるイ
ンダクタンス成分L1、L2それぞれを介してIC70に供給さ
れる。一方、IC70の出力ノード73と接地電圧Ｖssとの間
には外部負荷による容量C1が、電源電圧Ｖccと接地電圧
Ｖssとの間にはIC自体の容量C2がそれぞれ接続されてい
る。IC内の出力バッファ回路72で駆動する外部負荷によ
る容量C1は上記のように100pF程度の大きな値であり、
電源ノイズはこの容量C1を出力バッファ回路72で駆動す
る際に発生する。すなわち、例えば上記第７図中のIC70
がメモリ用ICであり、その入力電圧Vinが複数ビットか
らなるアドレスの１ビット分であるとき、第８図のタイ
ミングチャートに示すように、アドレスが切替わり、出
力バッファ回路72からの出力データDoutが“1"レベルか
ら“0"レベルに切替わる場合を考える。このときを例え
ば“0"読みとする。予め、容量C1に蓄えられている電荷
は、出力バッファ回路72内のＮチャネルMOSトランジス
タがオンすることによって接地電圧Ｖssに放電される。
これにより、出力データDoutが“1"レベルから“0"レベ
ルに変化する。このとき、接地電圧Ｖssの配線に流れる
電流Ｉssは図示のように変化する。このとき、この接地
電流Ｉssの時間的変化の割合いdIss／dtと、上記インダ
クタンス成分L2とにより、接地電圧の配線にはL2・dIss
／dtなる逆起電力が発生する。すなわち、IC内部では、
出力バッファ回路72内のＮチャネルMOSトランジスタが
オンした直後では接地電圧Ｖssが上昇し、その後、トラ
ンジスタのオン電流が減少するのに伴って負極性にひか
れ、オン電流が流れなくなると元の0Vに戻って安定す
る。
これとは逆に、出力バッファ回路72からの出力データDo
utが“0"レベルから“1"レベルに切替わる“1"読み時で
は、出力バッファ回路72内のＰチャネルMOSトランジス
タがオンすることによって容量C1が充電され、出力デー
タDoutが“0"レベルから“1"レベルに変化する。このと
き、電源電圧ＶCCの配線に流れる電流ＩCCは図示のよう
に変化する。このときも、この電流ＩCCの時間的変化の
割合いdIcc／dtと、インダクタンス成分L2とにより、電
源電圧の配線にはL2・dIcc／dtなる逆起電力が発生し、
図示のように電源電圧Ｖccが変動する。
utが“0"レベルから“1"レベルに切替わる“1"読み時で
は、出力バッファ回路72内のＰチャネルMOSトランジス
タがオンすることによって容量C1が充電され、出力デー
タDoutが“0"レベルから“1"レベルに変化する。このと
き、電源電圧ＶCCの配線に流れる電流ＩCCは図示のよう
に変化する。このときも、この電流ＩCCの時間的変化の
割合いdIcc／dtと、インダクタンス成分L2とにより、電
源電圧の配線にはL2・dIcc／dtなる逆起電力が発生し、
図示のように電源電圧Ｖccが変動する。
このように出力バッファ回路72が動作することにより、
IC内部の電源電圧ＶCCもしくは接地電圧Ｖssが変動す
る。これに対して入力電圧Vinはボード上の電源電圧Ｖ
CCもしくは接地電圧Ｖssの変動にかかわず、常に一定値
を保っている。すなわち、第７図に示すように、入力電
圧Vinを発生するIC（図示せず）の電源電圧ＶCCと接地
電圧Ｖssは、ボード上のIC70とは分離され、完全に別系
統になっており、これらの間に相互作用が存在しないか
らである。このため、ボード上のIC内部で電源電圧ＶCC
もしくは接地電圧Ｖssが変動すると、ボード上のIC70は
誤動作を起こす可能性がある。例えば、第９図の波形図
に示すように、入力電圧Vinが高レベル電位のときに、I
C内で接地電圧Ｖssが変動することにより、入力電圧Vin
と接地電圧Ｖssとの電位差（Vin−Ｖss）がIC70の入力
段トランジスタの低レベル側の閾値電圧ＶILよりも小さ
くなると、IC70はこのときの入力電圧Vinを低レベル電
位として検知する。従って、このときは誤ったデータが
出力され、ICは誤動作することになる。
IC内部の電源電圧ＶCCもしくは接地電圧Ｖssが変動す
る。これに対して入力電圧Vinはボード上の電源電圧Ｖ
CCもしくは接地電圧Ｖssの変動にかかわず、常に一定値
を保っている。すなわち、第７図に示すように、入力電
圧Vinを発生するIC（図示せず）の電源電圧ＶCCと接地
電圧Ｖssは、ボード上のIC70とは分離され、完全に別系
統になっており、これらの間に相互作用が存在しないか
らである。このため、ボード上のIC内部で電源電圧ＶCC
もしくは接地電圧Ｖssが変動すると、ボード上のIC70は
誤動作を起こす可能性がある。例えば、第９図の波形図
に示すように、入力電圧Vinが高レベル電位のときに、I
C内で接地電圧Ｖssが変動することにより、入力電圧Vin
と接地電圧Ｖssとの電位差（Vin−Ｖss）がIC70の入力
段トランジスタの低レベル側の閾値電圧ＶILよりも小さ
くなると、IC70はこのときの入力電圧Vinを低レベル電
位として検知する。従って、このときは誤ったデータが
出力され、ICは誤動作することになる。
ところで、上記のように出力バッファ回路が動作するこ
とによって発生するノイズの抑制を図るためには次の二
つの方法が考えられる。
とによって発生するノイズの抑制を図るためには次の二
つの方法が考えられる。
（ａ）接地電流Ｉssもしくは電源電流ＩCCの時間的変化
の割合いdI／dtを小さくする。
の割合いdI／dtを小さくする。
（ｂ）インダクタンス成分L1、L2を小さくする。
さらに、前者のdI／dtを小さくするためには次の二つの
方法が考えられる。
方法が考えられる。
（１）出力バッファ回路に供給される信号波形の立ち上
がりもしくは立ち下がりをなだらかにする。
がりもしくは立ち下がりをなだらかにする。
（２）出力バッファ回路を構成するトランジスタの素子
サイズを小さくして大きな電流が流れにくくする。
サイズを小さくして大きな電流が流れにくくする。
上記（１）の方法は出力データDoutの切替え時に出力バ
ッファ回路内のトランジスタがオンする時期を遅らせる
ことに相当し、（２）の方法は出力バッファ回路の負荷
駆動能力を低下させることになる。この（１）、（２）
の方法は共に、アクセス・タイムを遅らせることによっ
てノイズの抑制を図るものである。
ッファ回路内のトランジスタがオンする時期を遅らせる
ことに相当し、（２）の方法は出力バッファ回路の負荷
駆動能力を低下させることになる。この（１）、（２）
の方法は共に、アクセス・タイムを遅らせることによっ
てノイズの抑制を図るものである。
上記（ａ）のdI／dtを小さくすることはICの製造者が行
なう対策であるのに対し、（ｂ）のインダクタンス成分
を小さくすることはボードの設計者が行なう対策であ
る。すなわち、ボード上の配線長を最小に設計すること
によってインダクタンス成分を小さくすることができ
る。高速動作させるICにとっては、アクセス・タイムを
遅らせることは好ましくなく、むしろ、負荷容量を極力
速く駆動できるように出力バッファ回路を設計し、ボー
ドの最適化によってノイズ対策を行なうことが一般的で
ある。
なう対策であるのに対し、（ｂ）のインダクタンス成分
を小さくすることはボードの設計者が行なう対策であ
る。すなわち、ボード上の配線長を最小に設計すること
によってインダクタンス成分を小さくすることができ
る。高速動作させるICにとっては、アクセス・タイムを
遅らせることは好ましくなく、むしろ、負荷容量を極力
速く駆動できるように出力バッファ回路を設計し、ボー
ドの最適化によってノイズ対策を行なうことが一般的で
ある。
高速動作が可能なICを得るためには、ある程度のノイズ
が出力バッファ回路で発生することは覚悟し、それでも
誤動作しないようなボード設計が必要である。
が出力バッファ回路で発生することは覚悟し、それでも
誤動作しないようなボード設計が必要である。
このときに最大の問題となるのは、ダイソート・テスト
（Die Sort Test）を始めとするウエハ・テスト（Waf
er Test）時に発生するノイズである。このウエハ・テ
ストは第10図の構成のテスト・システムを用いて行われ
る。テスタ81からの入力データDin、電源電圧ＶCC及び
接地電圧Ｖssが、プローバ82にセットされたウエハ状態
のIC83に供給され、このIC83からの出力データDoutはテ
スタ81に送られる。ところで、テスタ81からプローバ82
までの距離は非常に長くなり、例えば1m以上になること
もある。このため、両者間の各配線に存在するインダク
タンス成分はボード上のものに比べて著しく大きなもの
となる。低速及び中速ICでは、前記（ａ）の対策を施す
ことによりノイズの発生を抑制しているため、ウエハ・
テスト時でもこのノイズによる誤動作の心配はほとんど
ない。しかし、ボード上で十分なノイズ対策が施される
という仮定の下に設計される高速ICでは、このウエハ・
テスト時におけるノイズの発生が問題になる。すなわ
ち、高速ICではdI／dtが大きくなるように設計されてお
り、ICに供給される電源電圧ＶCC及び接地電圧Ｖssの変
動も非常に大きくなる。このため、現在のテスタやプロ
ーバを使用した通常のテスト・システムでは満足に測定
ができなくなる恐れがある。
（Die Sort Test）を始めとするウエハ・テスト（Waf
er Test）時に発生するノイズである。このウエハ・テ
ストは第10図の構成のテスト・システムを用いて行われ
る。テスタ81からの入力データDin、電源電圧ＶCC及び
接地電圧Ｖssが、プローバ82にセットされたウエハ状態
のIC83に供給され、このIC83からの出力データDoutはテ
スタ81に送られる。ところで、テスタ81からプローバ82
までの距離は非常に長くなり、例えば1m以上になること
もある。このため、両者間の各配線に存在するインダク
タンス成分はボード上のものに比べて著しく大きなもの
となる。低速及び中速ICでは、前記（ａ）の対策を施す
ことによりノイズの発生を抑制しているため、ウエハ・
テスト時でもこのノイズによる誤動作の心配はほとんど
ない。しかし、ボード上で十分なノイズ対策が施される
という仮定の下に設計される高速ICでは、このウエハ・
テスト時におけるノイズの発生が問題になる。すなわ
ち、高速ICではdI／dtが大きくなるように設計されてお
り、ICに供給される電源電圧ＶCC及び接地電圧Ｖssの変
動も非常に大きくなる。このため、現在のテスタやプロ
ーバを使用した通常のテスト・システムでは満足に測定
ができなくなる恐れがある。
（発明が解決しようとする課題） このように従来の半導体集積回路は、通常のテスト・シ
ステムを用いるとウエハ・テスト時に発生するノイズに
より満足な測定ができなくなるという問題がある。
ステムを用いるとウエハ・テスト時に発生するノイズに
より満足な測定ができなくなるという問題がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、実使用では十分な動作速度が得ら
れ、かつウエハ・テスト時ではノイズの発生を抑制で
き、通常のテスト・システムを用いても測定を満足に行
なうことができる半導体集積回路を提供することにあ
る。
あり、その目的は、実使用では十分な動作速度が得ら
れ、かつウエハ・テスト時ではノイズの発生を抑制で
き、通常のテスト・システムを用いても測定を満足に行
なうことができる半導体集積回路を提供することにあ
る。
［発明の構成］ （課題を解決するための手段） この発明の半導体集積回路は、テストモードであること
を検知するモード検知手段と、外部にデータを出力する
出力バッファ回路と、上記出力バッファ回路を駆動し、
テストモードの際には上記出力バッファ回路に対する駆
動能力が低下するように制御されるプリバッファ回路と
を具備したことを特徴とする。
を検知するモード検知手段と、外部にデータを出力する
出力バッファ回路と、上記出力バッファ回路を駆動し、
テストモードの際には上記出力バッファ回路に対する駆
動能力が低下するように制御されるプリバッファ回路と
を具備したことを特徴とする。
またこの発明の半導体集積回路は、テストモードである
ことを検知するモード検知手段と、テストモードの際に
外部負荷に対する駆動能力が低下するように制御される
出力バッファ回路と、上記出力バッファ回路を駆動する
プリバッファ回路とを具備したことを特徴とする。
ことを検知するモード検知手段と、テストモードの際に
外部負荷に対する駆動能力が低下するように制御される
出力バッファ回路と、上記出力バッファ回路を駆動する
プリバッファ回路とを具備したことを特徴とする。
さらにこの発明の半導体集積回路は、テストモードであ
るこを検知するモード検知手段と、テストモードの際に
外部負荷に対する駆動能力が低下するように制御される
データ出力バッファ回路と、上記出力バッファ回路を駆
動し、テストモードの際には上記出力バッファ回路に対
する駆動能力が低下するように制御されるプリバッファ
回路とを具備したことを特徴とする。
るこを検知するモード検知手段と、テストモードの際に
外部負荷に対する駆動能力が低下するように制御される
データ出力バッファ回路と、上記出力バッファ回路を駆
動し、テストモードの際には上記出力バッファ回路に対
する駆動能力が低下するように制御されるプリバッファ
回路とを具備したことを特徴とする。
（作用） この発明の半導体集積回路では、テストモードのときに
は、出力バッファ回路に対するプリバッファ回路の駆動
能力を低下させる、外部負荷に対する出力バッファ回路
の駆動能力を低下させるかのいずれか一方もしくは両方
の制御を行なうことによって、出力バッファ回路の動作
速度を遅らせることにより、ノイズの発生が抑制され
る。
は、出力バッファ回路に対するプリバッファ回路の駆動
能力を低下させる、外部負荷に対する出力バッファ回路
の駆動能力を低下させるかのいずれか一方もしくは両方
の制御を行なうことによって、出力バッファ回路の動作
速度を遅らせることにより、ノイズの発生が抑制され
る。
（実施例） 以下、図面を参照してこの発明を実施例により説明す
る。第１図はこの発明の第１の実施例に係る半導体集積
回路（IC）の出力段の構成を示す回路図である。図にお
いて、10は出力データDoutを発生する出力バッファ回路
である。この出力バッファ回路10は、ソースが電源電圧
ＶCCの印加点に接続され、ドレインがデータDoutの出力
ノード11に接続されたＰチャネルMOSトランジスタ12
と、ドレインが上記ノード11に接続され、ソースが接地
電圧Ｖssの印加点に接続されたＮチャネルMOSトランジ
スタ13とから構成されている。上記両トランジスタ12、
13のゲートには、それぞれ内部データDout1′、Dout2′
が入力されるプリバッファ回路20、30の出力が供給され
る。
る。第１図はこの発明の第１の実施例に係る半導体集積
回路（IC）の出力段の構成を示す回路図である。図にお
いて、10は出力データDoutを発生する出力バッファ回路
である。この出力バッファ回路10は、ソースが電源電圧
ＶCCの印加点に接続され、ドレインがデータDoutの出力
ノード11に接続されたＰチャネルMOSトランジスタ12
と、ドレインが上記ノード11に接続され、ソースが接地
電圧Ｖssの印加点に接続されたＮチャネルMOSトランジ
スタ13とから構成されている。上記両トランジスタ12、
13のゲートには、それぞれ内部データDout1′、Dout2′
が入力されるプリバッファ回路20、30の出力が供給され
る。
上記一方のプリバッファ回路20は、内部データDout1′
を反転して上記出力バッファ回路10内のＰチャネルMOS
トランジスタ12のゲートに供給するCMOSインバータ回路
21と、内部データDout1′が供給され、後述する回路で
発生されるウエハ・テスト信号WT及びその反転信号▲
▼に応じて動作し、内部データDout1′を反転して上
記出力バッファ回路10内のＰチャネルMOSトランジスタ1
2のゲートに供給するそれぞれ２個のＰチャネルMOSトラ
ンジスタ22,23及びＮチャネルMOSトランジスタ24,25か
らなるCMOSインバータ回路26とで構成されている。ま
た、上記他方のプリバッファ回路30は、内部データDout
2′を反転して上記出力バッファ回路10内のＮチャネルM
OSトランジスタ13のゲートに供給するCMOSインバータ回
路31と、内部データDout2′が供給され、後述する回路
で発生されるウエハ・テスト信号WT及びその反転信号▲
▼に応じて動作し、内部データDout2′を反転して
上記出力バッファ回路10内のＮチャネルMOSトランジス
タ13のゲートに供給するそれぞれ２個のＰチャネルMOS
トランジスタ32,33及びＮチャネルMOSトランジスタ34,3
5からなるCMOSインバータ回路36とで構成されている。
を反転して上記出力バッファ回路10内のＰチャネルMOS
トランジスタ12のゲートに供給するCMOSインバータ回路
21と、内部データDout1′が供給され、後述する回路で
発生されるウエハ・テスト信号WT及びその反転信号▲
▼に応じて動作し、内部データDout1′を反転して上
記出力バッファ回路10内のＰチャネルMOSトランジスタ1
2のゲートに供給するそれぞれ２個のＰチャネルMOSトラ
ンジスタ22,23及びＮチャネルMOSトランジスタ24,25か
らなるCMOSインバータ回路26とで構成されている。ま
た、上記他方のプリバッファ回路30は、内部データDout
2′を反転して上記出力バッファ回路10内のＮチャネルM
OSトランジスタ13のゲートに供給するCMOSインバータ回
路31と、内部データDout2′が供給され、後述する回路
で発生されるウエハ・テスト信号WT及びその反転信号▲
▼に応じて動作し、内部データDout2′を反転して
上記出力バッファ回路10内のＮチャネルMOSトランジス
タ13のゲートに供給するそれぞれ２個のＰチャネルMOS
トランジスタ32,33及びＮチャネルMOSトランジスタ34,3
5からなるCMOSインバータ回路36とで構成されている。
なお、この実施例回路において、出力バッファ回路10内
の両トランジスタ12、13は、ノード11に接続される図示
しない外部負荷容量を高速に駆動するため、それぞれの
コンダクタンスは十分大きく設定されている。また、上
記一方のプリバッファ回路20では、CMOSインバータ回路
21と26のＰチャネルMOSトランジスタ12のゲートに対す
る駆動能力が例えば１対９となるように各トランジスタ
のコンダクタンスが設定されている。同様に他方のプリ
バッファ回路30でも、CMOSインバータ回路31と36のＮチ
ャネルMOSトランジスタ13のゲートに対する駆動能力が
例えば１対９となるように各トランジスタのコンダクタ
ンスが設定されている。
の両トランジスタ12、13は、ノード11に接続される図示
しない外部負荷容量を高速に駆動するため、それぞれの
コンダクタンスは十分大きく設定されている。また、上
記一方のプリバッファ回路20では、CMOSインバータ回路
21と26のＰチャネルMOSトランジスタ12のゲートに対す
る駆動能力が例えば１対９となるように各トランジスタ
のコンダクタンスが設定されている。同様に他方のプリ
バッファ回路30でも、CMOSインバータ回路31と36のＮチ
ャネルMOSトランジスタ13のゲートに対する駆動能力が
例えば１対９となるように各トランジスタのコンダクタ
ンスが設定されている。
上記構成でなる回路において、実使用時にはウエハ・テ
スト信号WTが“0"レベル、その反転信号▲▼が“1"
レベルにされる。このため、一方のプリバッファ回路20
ではCMOSインバータ回路21と26とが共に動作し、内部デ
ータDout1′が２個のCMOSインバータ回路21、26で反転
されて出力バッファ回路10内のＰチャネルMOSトランジ
スタ12のゲートに供給される。同様に、他方のプリバッ
ファ回路30でもCMOSインバータ回路31と36とが共に動作
し、内部データDout2′が２個のCMOSインバータ回路3
1、36で反転されて出力バッファ回路10内のＮチャネルM
OSトランジスタ13のゲートに供給される。ここで、一方
の内部データDout1′が“1"レベルにされている場合に
は、プリバッファ回路20ではその出力が２個のCMOSイン
バータ回路21、26によって駆動されるので急速に“0"レ
ベルとなる。これにより、出力バッファ回路10内のＰチ
ャネルMOSトランジスタ12は急速にオンし、ノード11の
出力データDoutは急速に“1"レベルに立上がる。これと
は逆に、他方の内部データDout2′が“0"レベルにされ
ている場合には、プリバッファ回路30ではその出力が２
個のCMOSインバータ回路31、36によって駆動されるので
急速に“1"レベルとなる。これにより、出力バッファ回
路10内のＮチャネルMOSトランジスタ13は急速にオン
し、ノード11の出力データDoutは急速に“0"レベルに立
下がる。すなわち、実使用時では十分な動作速度が得ら
れる。
スト信号WTが“0"レベル、その反転信号▲▼が“1"
レベルにされる。このため、一方のプリバッファ回路20
ではCMOSインバータ回路21と26とが共に動作し、内部デ
ータDout1′が２個のCMOSインバータ回路21、26で反転
されて出力バッファ回路10内のＰチャネルMOSトランジ
スタ12のゲートに供給される。同様に、他方のプリバッ
ファ回路30でもCMOSインバータ回路31と36とが共に動作
し、内部データDout2′が２個のCMOSインバータ回路3
1、36で反転されて出力バッファ回路10内のＮチャネルM
OSトランジスタ13のゲートに供給される。ここで、一方
の内部データDout1′が“1"レベルにされている場合に
は、プリバッファ回路20ではその出力が２個のCMOSイン
バータ回路21、26によって駆動されるので急速に“0"レ
ベルとなる。これにより、出力バッファ回路10内のＰチ
ャネルMOSトランジスタ12は急速にオンし、ノード11の
出力データDoutは急速に“1"レベルに立上がる。これと
は逆に、他方の内部データDout2′が“0"レベルにされ
ている場合には、プリバッファ回路30ではその出力が２
個のCMOSインバータ回路31、36によって駆動されるので
急速に“1"レベルとなる。これにより、出力バッファ回
路10内のＮチャネルMOSトランジスタ13は急速にオン
し、ノード11の出力データDoutは急速に“0"レベルに立
下がる。すなわち、実使用時では十分な動作速度が得ら
れる。
次にウエハ・テストを行なう場合の動作を説明する。こ
のウエハ・テスト時には、ウエハ・テスト信号WTが“1"
レベル、その反転信号▲▼WTが“0"レベルにされ
る。このとき、一方のプリバッファ回路20ではCMOSイン
バータ回路21のみが動作し、内部データDout1′がこのC
MOSインバータ回路21のみで反転されて出力バッファ回
路10内のＰチャネルMOSトランジスタ12のゲートに供給
される。同様に、他方のプリバッファ回路30でもCMOSイ
ンバータ回路31のみが動作し、内部データDout1′がこ
のCMOSインバータ回路31のみで反転されて出力バッファ
回路10内のＮチャネルMOSトランジスタ13のゲートに供
給される。
のウエハ・テスト時には、ウエハ・テスト信号WTが“1"
レベル、その反転信号▲▼WTが“0"レベルにされ
る。このとき、一方のプリバッファ回路20ではCMOSイン
バータ回路21のみが動作し、内部データDout1′がこのC
MOSインバータ回路21のみで反転されて出力バッファ回
路10内のＰチャネルMOSトランジスタ12のゲートに供給
される。同様に、他方のプリバッファ回路30でもCMOSイ
ンバータ回路31のみが動作し、内部データDout1′がこ
のCMOSインバータ回路31のみで反転されて出力バッファ
回路10内のＮチャネルMOSトランジスタ13のゲートに供
給される。
ここで、プリバッファ回路20では２個の CMOSインバータ回路21、26の駆動能力が１対９に設定さ
れており、プリバッファ回路30でも２個のCMOSインバー
タ回路31、36の駆動能力が１対９に設定されている。こ
のため、ウエハ・テスト時には出力バッファ回路10内の
ＰチャネルMOSトランジスタ12とＮチャネルMOSトランジ
スタ13の各ゲートは、実使用時のときの１／10の駆動能
力でそれぞれ駆動される。従って、プリバッファ回路2
0、30の出力信号の立ち下がりもしくは立ち上がり時間
は実使用時のときの10倍に増加し、出力バッファ回路10
内のＰチャネルMOSトランジスタ12もしくはＮチャネルM
OSトランジスタ13がオンする際に流れる電流の時間的変
化の割合いdI／dtは十分に小さくなる。この結果、IC内
部の電源電圧ＶCCもしくは接地電圧Ｖssが変動すること
によって発生するノイズを抑制することができ、通常の
テスト・システムを用いてもウエハ・テストによる測定
を満足に行なうことができる。なお、このウエハ・テス
トの際には動作速度を低下させて動作させるため、メモ
リ用IC等におけるアクセス・タイムは測定できない。し
かし、ウエハ・テストで行われるテスト項目はDC特性の
測定や不良メモリセルの有無等の検知などが主であるた
め、IC自体の動作速度を低下させて測定を行なっても問
題はない。
れており、プリバッファ回路30でも２個のCMOSインバー
タ回路31、36の駆動能力が１対９に設定されている。こ
のため、ウエハ・テスト時には出力バッファ回路10内の
ＰチャネルMOSトランジスタ12とＮチャネルMOSトランジ
スタ13の各ゲートは、実使用時のときの１／10の駆動能
力でそれぞれ駆動される。従って、プリバッファ回路2
0、30の出力信号の立ち下がりもしくは立ち上がり時間
は実使用時のときの10倍に増加し、出力バッファ回路10
内のＰチャネルMOSトランジスタ12もしくはＮチャネルM
OSトランジスタ13がオンする際に流れる電流の時間的変
化の割合いdI／dtは十分に小さくなる。この結果、IC内
部の電源電圧ＶCCもしくは接地電圧Ｖssが変動すること
によって発生するノイズを抑制することができ、通常の
テスト・システムを用いてもウエハ・テストによる測定
を満足に行なうことができる。なお、このウエハ・テス
トの際には動作速度を低下させて動作させるため、メモ
リ用IC等におけるアクセス・タイムは測定できない。し
かし、ウエハ・テストで行われるテスト項目はDC特性の
測定や不良メモリセルの有無等の検知などが主であるた
め、IC自体の動作速度を低下させて測定を行なっても問
題はない。
第２図はこの発明の第２の実施例に係る半導体集積回路
（IC）の出力段の構成を示す回路図である。この実施例
のICでは出力バッファ回路10内にそれぞれ２個のＰチャ
ネルMOSトランジスタ14、15及びＮチャネルMOSトランジ
スタ16、17を設けると共に、一方のプリバッファ回路20
を前記CMOSインバータ回路21とCMOS型のNANDゲート回路
27とで構成し、他方のプリバッファ回路30を前記CMOSイ
ンバータ回路31とCMOS型のNORゲート回路37とで構成す
るようにしたものである。
（IC）の出力段の構成を示す回路図である。この実施例
のICでは出力バッファ回路10内にそれぞれ２個のＰチャ
ネルMOSトランジスタ14、15及びＮチャネルMOSトランジ
スタ16、17を設けると共に、一方のプリバッファ回路20
を前記CMOSインバータ回路21とCMOS型のNANDゲート回路
27とで構成し、他方のプリバッファ回路30を前記CMOSイ
ンバータ回路31とCMOS型のNORゲート回路37とで構成す
るようにしたものである。
出力バッファ回路10では２個のＰチャネルMOSトランジ
スタ14、15の各ソースが電源電圧ＶCCの印加点に接続さ
れ、各ドレインがデータDoutの出力ノード11に接続され
ている。また、２個のＮチャネルMOSトランジスタ16、1
7の各ソースが接地電圧Ｖssの印加点に接続され、各ド
レインがデータDoutの出力ノード11に接続されている。
上記出力バッファ回路10内の一方のＰチャネルMOSトラ
ンジスタ14のゲートには、一方のプリバッファ回路10内
のCMOSインバータ回路21の出力が供給され、他方のＰチ
ャネルMOSトランジスタ15のゲートには、一方のプリバ
ッファ回路10内のNANDゲート回路27の出力が供給され
る。上記NANDゲート回路27には内部データDout1′及び
後述する回路で発生されるウエハ・テスト信号▲▼
が供給される。上記出力バッファ回路10内の一方のＮチ
ャネルMOSトランジスタ16のゲートには、他方のプリバ
ッファ回路30内のCMOSインバータ回路31の出力が供給さ
れ、他方のＰチャネルMOSトランジスタ17のゲートに
は、他方のプリバッファ回路30内のNORゲート回路37の
出力が供給される。上記NORゲート回路37には内部デー
タDout2′及び後述する回路で発生されるウエハ・テス
ト信号WTが供給される。
スタ14、15の各ソースが電源電圧ＶCCの印加点に接続さ
れ、各ドレインがデータDoutの出力ノード11に接続され
ている。また、２個のＮチャネルMOSトランジスタ16、1
7の各ソースが接地電圧Ｖssの印加点に接続され、各ド
レインがデータDoutの出力ノード11に接続されている。
上記出力バッファ回路10内の一方のＰチャネルMOSトラ
ンジスタ14のゲートには、一方のプリバッファ回路10内
のCMOSインバータ回路21の出力が供給され、他方のＰチ
ャネルMOSトランジスタ15のゲートには、一方のプリバ
ッファ回路10内のNANDゲート回路27の出力が供給され
る。上記NANDゲート回路27には内部データDout1′及び
後述する回路で発生されるウエハ・テスト信号▲▼
が供給される。上記出力バッファ回路10内の一方のＮチ
ャネルMOSトランジスタ16のゲートには、他方のプリバ
ッファ回路30内のCMOSインバータ回路31の出力が供給さ
れ、他方のＰチャネルMOSトランジスタ17のゲートに
は、他方のプリバッファ回路30内のNORゲート回路37の
出力が供給される。上記NORゲート回路37には内部デー
タDout2′及び後述する回路で発生されるウエハ・テス
ト信号WTが供給される。
なお、この実施例回路において、出力バッファ回路10内
の２個のＰチャネルMOSトランジスタ14、15それぞれの
コンダクタンスが互いに等しくかつその和が前記第１図
の実施例回答における１個のＰチャネルMOSトランジス
タ12のそれと等しくなるように設定されており、出力バ
ッファ回路10内の２個のＮチャネルMOSトランジスタ1
6、17のコンダクンスが互いに等しくかつその和が前記
第１図の実施例回答における１個のＮチャネルMOSトラ
ンジスタ13のそれと等しくなるように設定されている。
の２個のＰチャネルMOSトランジスタ14、15それぞれの
コンダクタンスが互いに等しくかつその和が前記第１図
の実施例回答における１個のＰチャネルMOSトランジス
タ12のそれと等しくなるように設定されており、出力バ
ッファ回路10内の２個のＮチャネルMOSトランジスタ1
6、17のコンダクンスが互いに等しくかつその和が前記
第１図の実施例回答における１個のＮチャネルMOSトラ
ンジスタ13のそれと等しくなるように設定されている。
上記構成でなる回路において、実使用時にはウエハ・テ
スト信号WTが“0"レベル、その反転信号▲▼が“1"
レベルにされる。このため、一方のプリバッファ回路20
ではNANDゲート回路27が内部データDout1′を反転する
インバータ回路として動作し、内部データDout1′がCMO
Sインバータ回路21及びNANDゲート回路27で反転されて
出力バッファ回路10内の２個のＰチャネルMOSトランジ
スタ14、15の各ゲートに並列に供給される。同様に、他
方のプリバッファ回路30でもNORゲート回路37が内部デ
ータDout2′を反転するインバータ回路として動作し、
内部データDout2′がCMOSインバータ回路31及びNORゲー
ト回路37で反転されて出力バッファ回路10内の２個のＮ
チャネルMOSトランジスタ16、17の各ゲートに並列に供
給される。従って、例えば一方の内部データDout1′が
“1"レベルにされている場合には、プリバッファ回路20
内のCMOSインバータ回路21及びNANDゲート回路27の出力
が共に“0"レベルになり、出力バッファ回路10内の２個
のＰチャネルMOSトランジスタ14、15が共にオンする。
このため、ノード11の出力データDoutは急速に“1"レベ
ルに立上がる。また、他方の内部データDout2′が“0"
レベルにされている場合には、プリバッファ回路30内の
CMOSインバータ回路31及びNORゲート回路37の出力が共
に“1"レベルになり、出力バッファ回路10内の２個のＮ
チャネルMOSトランジスタ16、17が共にオンするため、
ノード11の出力データDoutは急速に“0"レベルに立上が
る。すなわち、実使用時では十分な動作速度が得られ
る。
スト信号WTが“0"レベル、その反転信号▲▼が“1"
レベルにされる。このため、一方のプリバッファ回路20
ではNANDゲート回路27が内部データDout1′を反転する
インバータ回路として動作し、内部データDout1′がCMO
Sインバータ回路21及びNANDゲート回路27で反転されて
出力バッファ回路10内の２個のＰチャネルMOSトランジ
スタ14、15の各ゲートに並列に供給される。同様に、他
方のプリバッファ回路30でもNORゲート回路37が内部デ
ータDout2′を反転するインバータ回路として動作し、
内部データDout2′がCMOSインバータ回路31及びNORゲー
ト回路37で反転されて出力バッファ回路10内の２個のＮ
チャネルMOSトランジスタ16、17の各ゲートに並列に供
給される。従って、例えば一方の内部データDout1′が
“1"レベルにされている場合には、プリバッファ回路20
内のCMOSインバータ回路21及びNANDゲート回路27の出力
が共に“0"レベルになり、出力バッファ回路10内の２個
のＰチャネルMOSトランジスタ14、15が共にオンする。
このため、ノード11の出力データDoutは急速に“1"レベ
ルに立上がる。また、他方の内部データDout2′が“0"
レベルにされている場合には、プリバッファ回路30内の
CMOSインバータ回路31及びNORゲート回路37の出力が共
に“1"レベルになり、出力バッファ回路10内の２個のＮ
チャネルMOSトランジスタ16、17が共にオンするため、
ノード11の出力データDoutは急速に“0"レベルに立上が
る。すなわち、実使用時では十分な動作速度が得られ
る。
ウエハ・テスト時には、ウエハ・テスト信号WTが“1"レ
ベル、その反転信号が▲▼が“0"レベルにされる。
このとき、NANDゲート回路27の出力は常に“1"レベル、
NORゲート回路37の出力は常に“0"レベルとなるため、
出力バッファ回路10内のＰチャネルMOSトランジスタ15
及びＮチャネルMOSトランジスタ17はオフ状態になる。
このため、ウエハ・テスト時に出力バッファ回路10内の
ＰチャネルMOSトランジスタ14もしくはＮチャネルMOSト
ランジスタ16がオンする際に流れる電流の時間的変化の
割合いdI／dtが十分に小さくなり、IC内部の電源電圧Ｖ
CCもしくは接地電圧Ｖssが変動することによって発生す
るノイズを抑制することができる。
ベル、その反転信号が▲▼が“0"レベルにされる。
このとき、NANDゲート回路27の出力は常に“1"レベル、
NORゲート回路37の出力は常に“0"レベルとなるため、
出力バッファ回路10内のＰチャネルMOSトランジスタ15
及びＮチャネルMOSトランジスタ17はオフ状態になる。
このため、ウエハ・テスト時に出力バッファ回路10内の
ＰチャネルMOSトランジスタ14もしくはＮチャネルMOSト
ランジスタ16がオンする際に流れる電流の時間的変化の
割合いdI／dtが十分に小さくなり、IC内部の電源電圧Ｖ
CCもしくは接地電圧Ｖssが変動することによって発生す
るノイズを抑制することができる。
第３図はこの発明の第３の実施例に係る半導体集積回路
（IC）の出力段の構成を示す回路図である。この実施例
のICでは上記第１図と第２図の両方の実施例回路を組合
わせることによって構成したものである。
（IC）の出力段の構成を示す回路図である。この実施例
のICでは上記第１図と第２図の両方の実施例回路を組合
わせることによって構成したものである。
第４図は上記第１図の実施例回路の変形例の構成を示す
回路図である。第１図の実施例では、出力バッファ回路
10内のＰチャネルMOSトランジスタ12、ＮチャネルMOSト
ランジスタ13の各ゲートに対する駆動能力を変えるた
め、プリバッファ回路20、30をCMOSインバータ回路21、
31それぞれと、ウエハ・テスト信号WT、▲▼で動作
が制御されるCMOSインバータ回路26、36それぞれとで構
成するようにしたものであるが、この変形例回路ではプ
リバッファ回路20を図示のように構成したものである。
すなわち、電源電圧ＶCCの印加点と出力ノード40との間
にはデプレッション型のMOSトランジスタ41のソース、
ドレイン間と、ＰチャネルMOSトランジスタ42のソー
ス、ドレイン間が直列接続される。また、出力ノード40
と接地電圧Ｖssの印加点との間にはＮチャネルMOSトラ
ンジスタ43のソース、ドレイン間と、デプレッション型
のMOSトランジスタ44のソース、ドレイン間が直列接続
される。上記両トランジスタ41、44のゲートにはウエハ
・テスト時に“0"レベルにされるウエハ・テスト信号WT
が並列に供給され、上記両トランジスタ42、43のゲート
には内部データDout1′が並列に供給される。
回路図である。第１図の実施例では、出力バッファ回路
10内のＰチャネルMOSトランジスタ12、ＮチャネルMOSト
ランジスタ13の各ゲートに対する駆動能力を変えるた
め、プリバッファ回路20、30をCMOSインバータ回路21、
31それぞれと、ウエハ・テスト信号WT、▲▼で動作
が制御されるCMOSインバータ回路26、36それぞれとで構
成するようにしたものであるが、この変形例回路ではプ
リバッファ回路20を図示のように構成したものである。
すなわち、電源電圧ＶCCの印加点と出力ノード40との間
にはデプレッション型のMOSトランジスタ41のソース、
ドレイン間と、ＰチャネルMOSトランジスタ42のソー
ス、ドレイン間が直列接続される。また、出力ノード40
と接地電圧Ｖssの印加点との間にはＮチャネルMOSトラ
ンジスタ43のソース、ドレイン間と、デプレッション型
のMOSトランジスタ44のソース、ドレイン間が直列接続
される。上記両トランジスタ41、44のゲートにはウエハ
・テスト時に“0"レベルにされるウエハ・テスト信号WT
が並列に供給され、上記両トランジスタ42、43のゲート
には内部データDout1′が並列に供給される。
このような構成のプリバッファ回路20において、実使用
時にウエハ・テスト信号▲▼が“1"レベルにされる
ことによってトランジスタ41、44のオン抵抗が十分に小
さくなり、前記出力バッファ回路内10内のＰチャネルMO
Sトランジスタ12のゲートは十分大きな駆動能力で駆動
される。他方、ウエハ・テスト時には信号▲▼が
“0"レベルにされることによってトランジスタ41、44の
オン抵抗が実使用時の場合よりも大きくなり、前記出力
バッファ回路内10内のＰチャネルMOSトランジスタ12の
ゲートは実使用時の場合よりは小さな駆動能力で駆動さ
れる。なお、図示しないが、他方のプリバッファ回路30
も入力データがDout2′に替わるだけであり、これと同
様の構成にされる。
時にウエハ・テスト信号▲▼が“1"レベルにされる
ことによってトランジスタ41、44のオン抵抗が十分に小
さくなり、前記出力バッファ回路内10内のＰチャネルMO
Sトランジスタ12のゲートは十分大きな駆動能力で駆動
される。他方、ウエハ・テスト時には信号▲▼が
“0"レベルにされることによってトランジスタ41、44の
オン抵抗が実使用時の場合よりも大きくなり、前記出力
バッファ回路内10内のＰチャネルMOSトランジスタ12の
ゲートは実使用時の場合よりは小さな駆動能力で駆動さ
れる。なお、図示しないが、他方のプリバッファ回路30
も入力データがDout2′に替わるだけであり、これと同
様の構成にされる。
第５図は上記各実施例回路で使用されるウエハ・テスト
信号▲▼,WTを発生する回路の一例を示す図であ
る。図において、51はウエハ・テストモード時に“1"レ
ベルに設定されるパッドである。このパッド51は通常は
高抵抗52によって接地電位Ｖssの“0"レベルに設定され
ており、内部チップイネーブル信号▲▼’が“0"レ
ベルにされているときにはNORゲート回路53の出力が
“1"レベル、その出力を反転するインバータ回路54の出
力、すなわちウエハ・テスト信号WTが“1"レベル、さら
にこのインバータ回路54の出力を反転するインバータ回
路55の出力、すなわち信号▲▼が“0"レベルとな
る。他方、ウエハ・テストモードの際にはパッド51が
“1"レベルに設定され、信号WTが“0"レベル、信号▲
▼が“1"レベルとなる。
信号▲▼,WTを発生する回路の一例を示す図であ
る。図において、51はウエハ・テストモード時に“1"レ
ベルに設定されるパッドである。このパッド51は通常は
高抵抗52によって接地電位Ｖssの“0"レベルに設定され
ており、内部チップイネーブル信号▲▼’が“0"レ
ベルにされているときにはNORゲート回路53の出力が
“1"レベル、その出力を反転するインバータ回路54の出
力、すなわちウエハ・テスト信号WTが“1"レベル、さら
にこのインバータ回路54の出力を反転するインバータ回
路55の出力、すなわち信号▲▼が“0"レベルとな
る。他方、ウエハ・テストモードの際にはパッド51が
“1"レベルに設定され、信号WTが“0"レベル、信号▲
▼が“1"レベルとなる。
第６図は上記各実施例回路で使用されるウエハ・テスト
信号WT,▲▼を発生する回路の他の例を示す図であ
る。図において、61はIC内に通常の制御信号を供給する
ためのパッドである。ウエハ・テスト時、このパッド61
には通常の制御信号のレベル、すなわちＶss及びＶCCよ
りも十分に高いレベルの信号が供給される。上記パッド
61と接地電圧Ｖssの印加点との間には２個のＰチャネル
MOSトランジスタ62、63と１個のＮチャネルMOSトランジ
スタ64の各ソース、ドレイン間が直列接続されており、
トランジスタ63と64の接続点にはNANDゲート回路65の一
方入力端が接続されている。
信号WT,▲▼を発生する回路の他の例を示す図であ
る。図において、61はIC内に通常の制御信号を供給する
ためのパッドである。ウエハ・テスト時、このパッド61
には通常の制御信号のレベル、すなわちＶss及びＶCCよ
りも十分に高いレベルの信号が供給される。上記パッド
61と接地電圧Ｖssの印加点との間には２個のＰチャネル
MOSトランジスタ62、63と１個のＮチャネルMOSトランジ
スタ64の各ソース、ドレイン間が直列接続されており、
トランジスタ63と64の接続点にはNANDゲート回路65の一
方入力端が接続されている。
上記トランジスタ63のゲートには所定のバイアス電圧Vb
が供給されている。そして、ウエハ・テスト時に内部チ
ップイネーブル信号▲▼’が“0"レベルにされ、上
記パッド61に上記バイアス電圧VbよりもＰチャネルMOS
トランジスタ２個分の閾値電圧だけ高い電圧が供給され
ているときにはNANDゲート回路65の出力が“0"レベル、
その出力を反転するインバータ回路66の出力、すなわち
ウエハ・テスト信号WTが“1"レベル、さらにこのインバ
ータ回路66の出力を反転するインバータ回路67の出力、
すなわち信号▲▼が“0"レベルとなる。
が供給されている。そして、ウエハ・テスト時に内部チ
ップイネーブル信号▲▼’が“0"レベルにされ、上
記パッド61に上記バイアス電圧VbよりもＰチャネルMOS
トランジスタ２個分の閾値電圧だけ高い電圧が供給され
ているときにはNANDゲート回路65の出力が“0"レベル、
その出力を反転するインバータ回路66の出力、すなわち
ウエハ・テスト信号WTが“1"レベル、さらにこのインバ
ータ回路66の出力を反転するインバータ回路67の出力、
すなわち信号▲▼が“0"レベルとなる。
なお、この発明は上記各実施例に限定されるものではな
く種々の変形が可能であることはいうまでもない。例え
ば通常のプリバッファ回路はその出力を可能にする出力
イネーブル信号に基づいて動作が制御されることが一般
的である。従って、上記各実施例回路でプリバッファ回
路20、30の動作を出力イネーブル信号に基づいて制御す
る場合には、前記インバータ回路21、31それぞれを内部
データDout1′もしくはDout2′と出力イネーブル信号と
の論理を取るNANDゲート回路及びNORゲート回路にそれ
ぞれ置換える必要があり、かつ前記インバータ回路26、
36でも出力イネーブル信号との論理を取る必要がある。
く種々の変形が可能であることはいうまでもない。例え
ば通常のプリバッファ回路はその出力を可能にする出力
イネーブル信号に基づいて動作が制御されることが一般
的である。従って、上記各実施例回路でプリバッファ回
路20、30の動作を出力イネーブル信号に基づいて制御す
る場合には、前記インバータ回路21、31それぞれを内部
データDout1′もしくはDout2′と出力イネーブル信号と
の論理を取るNANDゲート回路及びNORゲート回路にそれ
ぞれ置換える必要があり、かつ前記インバータ回路26、
36でも出力イネーブル信号との論理を取る必要がある。
［発明の効果］ このようにこの発明によれば、実使用では十分な動作速
度が得られ、かつウエハ・テスト時ではノイズの発生を
抑制でき、通常のテスト・システムを用いても測定を満
足に行なうことができる半導体集積回路を提供すること
ができる。
度が得られ、かつウエハ・テスト時ではノイズの発生を
抑制でき、通常のテスト・システムを用いても測定を満
足に行なうことができる半導体集積回路を提供すること
ができる。
第１図はこの発明の第１の実施例に係る半導体集積回路
の出力段の構成を示す回路図、第２図はこの発明の第２
の実施例に係る半導体集積回路の出力段の構成を示す回
路図、第３図はこの発明の第３の実施例に係る半導体集
積回路の出力段の構成を示す回路図、第４図は上記第１
図の実施例回路の変形例の構成を示す回路図、第５図は
上記各実施例回路で使用されるウエハ・テスト信号を発
生する回路の一例を示す図、第６図は上記各実施例回路
で使用されるウエハ・テスト信号を発生する回路の他の
例を示す図、第７図は配線ボード上に実装されたICの概
略図、第８図は上記第７図のICのタイミングチャート、
第９図は上記第７図のICの接地電圧の変化を示す波形
図、第10図はウエハ・テストを行なうためのテスト・シ
ステムの構成を示す図である。 10…出力バッファ回路、12,14,15…ＰチャネルMOSトラ
ンジスタ、13,16,17…ＮチャネルMOSトランジスタ、20,
30…プリバッファ回路、21,26,31,36…CMOSインバータ
回路、27…CMOS型のNANDゲート回路、37…CMOS型のNOR
ゲート回路。
の出力段の構成を示す回路図、第２図はこの発明の第２
の実施例に係る半導体集積回路の出力段の構成を示す回
路図、第３図はこの発明の第３の実施例に係る半導体集
積回路の出力段の構成を示す回路図、第４図は上記第１
図の実施例回路の変形例の構成を示す回路図、第５図は
上記各実施例回路で使用されるウエハ・テスト信号を発
生する回路の一例を示す図、第６図は上記各実施例回路
で使用されるウエハ・テスト信号を発生する回路の他の
例を示す図、第７図は配線ボード上に実装されたICの概
略図、第８図は上記第７図のICのタイミングチャート、
第９図は上記第７図のICの接地電圧の変化を示す波形
図、第10図はウエハ・テストを行なうためのテスト・シ
ステムの構成を示す図である。 10…出力バッファ回路、12,14,15…ＰチャネルMOSトラ
ンジスタ、13,16,17…ＮチャネルMOSトランジスタ、20,
30…プリバッファ回路、21,26,31,36…CMOSインバータ
回路、27…CMOS型のNANDゲート回路、37…CMOS型のNOR
ゲート回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大塚 伸朗 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内 (72)発明者 今宮 賢一 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内
Claims (3)
- 【請求項１】テストモードを有する半導体集積回路にお
いて、 テストモードであることを検知するモード検知手段と、 外部にデータを出力する出力バッファ回路と、 上記出力バッファ回路を駆動し、テストモードの際には
上記出力バッファ回路に対する駆動能力が低下するよう
に制御されるプリバッファ回路とを具備したことを特徴
とする半導体集積回路。 - 【請求項２】テストモードを有する半導体集積回路にお
いて、 テストモードであることを検知するモード検知手段と、 テストモードの際に外部負荷に対する駆動能力が低下す
るように制御される出力バッファ回路と、 上記出力バッファ回路を駆動するプリバッファ回路と を具備したことを特徴とする半導体集積回路。 - 【請求項３】テストモードを有する半導体集積回路にお
いて、 テストモードであることを検知するモード検知手段と、 テストモードの際に外部負荷に対する駆動能力が低下す
るように制御される出力バッファ回路と、 上記出力バッファ回路を駆動し、テストモードの際には
上記出力バッファ回路に対する駆動能力が低下するよう
に制御されるプリバッファ回路とを具備したことを特徴
とする半導体集積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63176721A JPH0664126B2 (ja) | 1988-07-15 | 1988-07-15 | 半導体集積回路 |
| US07/379,280 US5046048A (en) | 1988-07-15 | 1989-07-13 | Semiconductor integrated circuit including output buffer |
| DE68919557T DE68919557T2 (de) | 1988-07-15 | 1989-07-14 | Integrierte Halbleiterschaltung mit Ausgangspuffer. |
| EP89112945A EP0350943B1 (en) | 1988-07-15 | 1989-07-14 | Semiconductor integrated circuit including output buffer |
| KR1019890010149A KR920001084B1 (ko) | 1988-07-15 | 1989-07-15 | 반도체 집적회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63176721A JPH0664126B2 (ja) | 1988-07-15 | 1988-07-15 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0225775A JPH0225775A (ja) | 1990-01-29 |
| JPH0664126B2 true JPH0664126B2 (ja) | 1994-08-22 |
Family
ID=16018616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63176721A Expired - Lifetime JPH0664126B2 (ja) | 1988-07-15 | 1988-07-15 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0664126B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0862294A (ja) * | 1994-08-25 | 1996-03-08 | Mitsubishi Electric Corp | 半導体装置及び半導体装置のテスト方法 |
-
1988
- 1988-07-15 JP JP63176721A patent/JPH0664126B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0225775A (ja) | 1990-01-29 |
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Legal Events
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