JPH0664545B2 - レジスタファイル - Google Patents

Description

【発明の詳細な説明】 技術分野 本発明はレジスタファイルに関し、特にスキャンアウト
機能を有するレジスタファイルに関する。

従来技術 スキャン動作を行うことが可能なレジスタファイルの構
成例のブロックが第２図に示されている。図において、
ｍビットのデータはセレクタ群３を介してデータ用主ラ
ッチ回路群１へ入力されてラッチされる。そのために、
主ラッチ回路群１及びセレクタ群３は夫々ビット対応に
ｍ個ずつ設けられている。

このデータ用主ラッチ回路群１のｍビット出力データを
ラッチするためにデータ用副ラッチ回路群２が設けられ
ており、ｍビットを１組としたｎ組（ｎ≦２^ｉ，ｉは書
込みアドレスのビット数を示し、本例ではｉ＝２として
示している）となっている。

ｉビット（ｉ＝２）の書込みアドレスはビット対応のｉ
個のアドレス用主ラッチ回路群４へセレクタ群５を介し
て入力され、そのｉビット出力アドレスはデコーダ６へ
印加されている。このデコーダ６により、ｎ組のデータ
用副ラッチ回路群２のうちの１組（１ワード）が選択さ
れてデータ用主ラッチ回路群１のｍビット出力データを
ラッチするのである。

一方、ｉビット（２ビット）のアドレス用のフリップフ
ロップ群７が設けられており、このフリップフロップ群
７のｉビットアドレス出力は加算器８の入力となって１
加算されることにより、ｉビット対応のアンドゲート群
１３を介して対応するアドレス用フリップフロップ群７
の各々へ印加されている。また、アドレス用フリップフ
ロップ群７のｉビット出力は、ｉビットの読出しアドレ
スと共にアドレスセレクタ１２に供給される。このセレ
クタ出力はデコータ１１によりデコードされて、ｎ組の
データ用副ラッチ回路群２のうちの１組のｍビット出力
を選択するセレクタ群１０の１つを選択するものであ
る。また、アドレス用フリップフロップ群７のｉビット
出力は、アドレス用主ラッチ回路群４の入力に設けられ
ているセレクタ群５の各１入力となっている。

スキャンモード信号はセレクタ群３，５及びセレクタ１
２を制御すると共に、インバータ８６を介してアンドゲ
ート群１３のオンオフ制御をも行うようになっている。

システムクロックがデータ用副ラッチ回路群１，アドレ
ス用主ラッチ回路群４及びアドレス用フリップフロップ
群７へ印加されていると共に、２入力オアゲート群９の
各１入力となっている。これ等２入力オアゲート群９は
ｎ組のデータ用副ラッチ回路群２の各組対応に設けられ
ており、これ等オアゲート群９の各他入力にはデコーダ
６の出力が夫々印加され、オアゲート群９の各出力が対
応するデータ用副ラッチ回路群２の各組のクロック入力
となっている。

かかる構成におけるレジスタファイルのスキャン動作に
ついて説明する。先ず、スキャン動作を示すスキャンモ
ード信号が有効とされていない時点では、アドレス用フ
リップフロップ群７のデータ入力用アンドゲート群１３
は、スキャンモード信号をインバータ８６により反転し
た信号によりオフとされる。その時点でクロックが入力
されると、アドレス用フリップフロップ群７はオールゼ
ロにリセットされる。

続いて、スキャンモード信号が有効とされると、セレク
タ群３はデータ用主ラッチ回路群１の入力として外部か
らの入力データではなくデータ用副ラッチ回路群２の各
組対応に設けられた出力セレクタ群１０からの読出しデ
ータを受ける。ここで、この出力セレクタ群１０から入
力セレクタ群３への接続は、スキャンパスを構成するた
め下位ビットが隣り合う上位ビットに接続されているも
のとする。したがって、最下位ビットの入力セレクタ群
３の入力がスキャンインであり、最上位ビットの出力セ
レクタ群１０の出力がスキャンアウトとなる。

また、スキャンモード信号が有効とされることにより、
書込みアドレスを選択するセレクタ群５と読出しアドレ
スを選択するセレクタ群１２は、アドレス用フリップフ
ロップ群７の出力をアドレスとして選択し、アンドゲー
ト群１３は加算器８の出力をアドレス用フリップフロッ
プ群７の入力とする。その時点でスキャンのための第１
クロックが入力されると、レジスタファイルのワード０
の値が読出され、１ビット上位にシフトされて書込ま
れ、最下位ビットにはスキャンインに入力されたデータ
が書込まれる。また同時にアドレス用フリップフロップ
群７の値は加算器８によりカウントアップされ「０１」
となる。

続いて、第２クロックが入力されると、先と同様にレジ
スタファイルのワード１の値が読出され１ビット上位に
シフトされて書込まれ最下位ビットにはスキャンインに
入力された値が書込まれる。また同時にアドレス用フリ
ップフロップの値は「１０」となる。

以下、第３クロックではワード２が、第４クロックでは
ワード３がそれぞれ先と同様シフトされ、第５クロック
ではまたワード０がシフトされる。以上の動作をワード
数×ビット数クロック繰り返すことによりレジスタファ
イルのスキャンが完了することになる。したがって、こ
の構成例では、レジスタファイルのスキャンアウトに着
目すると、レジスタファイルの各ビットごとワード順に
スキャンされ、それを最上位ビットから最下位ビットへ
順々に繰り返すスキャンを行うことになる。

この従来のレジスタファイルでは、レジスタファイルの
スキャンを開始するにあたって、アドレス用フリップフ
ロップ群７の値をゼロにリセットする必要があるため、
スキャンモードに切り変わる以前にクロックが入力され
ている必要がある。したがって、このレジスタファイル
を組み込んだ情報処理装置において、通常の使用中にレ
ジスタファイルの値をスキャンアウトする場合に、アド
レス用フリップフロップ群の値は通常の使用中にゼロに
リセットされるため、そのスキャンアウト動作のみにつ
いては問題は起らないが、スキャンアウト後すぐにスキ
ャンインを行う場合、一度スキャンモードを切り、クロ
ックを入力してアドレス用フリップフロップ群をリセッ
トする必要がある。よって、制御が複雑になり、またそ
のクロックによりそのレジスタファイルを含む情報処理
装置の状態が変化しないようにする必要があるという欠
点がある。

発明の目的 本発明の目的は、スキャンモード時における制御が簡単
化され得る様にしたレジスタファイルを提供することで
ある。

発明の構成 本発明によれば、アクセスアドレスに対応したファイル
内の記憶装置に対してアクセスするよう構成され、スキ
ャンモード指示に応答してファイル内の記憶素子をスキ
ャンパス状態に構成して順次アクセスアドレスを歩進せ
しめてスキャン動作を行うようにされたレジスタファイ
ルであって、スキャン動作時にアクセスアドレスを保持
するアドレス用副ラッチ手段と、前記ラッチ手段のラッ
チ出力であるアクセスアドレスを歩進させつつ前記ラッ
チ手段へ供給する加算手段と、前記スキャンモード指示
に応答して前記ラッチ手段をリセットするためのリセッ
トパルスを発生するパルス発生手段とを有することを特
徴とするレジスタファイルが得られる。

実施例 以下、図面を参照しつつ本発明の実施例を説明する。

第１図は本発明の実施例のブロック図であり、第２図と
同等部分が同一符号により示している。スキャンモード
信号により活性化されるパルス発生回路が設けられてお
り、スキャンモード信号を受けてｉ個のアドレス用副ラ
ッチ回路群７をリセットするため、スキャンモード信号
の立上がりから微分パルスを発生する。４４，４５，４
６，４７はオアゲートであり、アドレス用副ラッチ回路
群７の入力をアドレス用主ラッチ回路群４から受けるか
またはリセットするかをパルス発生回路４の出力により
制御する。

加算器８はアドレス用副ラッチ回路群７の出力を１カウ
ントアップして出力する。セレクタ群５はその出力また
は外部からの書込みアドレスを選択してアドレス用主ラ
ッチ回路群４に入力し、セレクタ１２はその出力または
外部からの読出アドレスを選択してデコーダ１１に入力
する。

主ラッチ回路群４の出力はデコーダ６により、デコード
されオアゲート群９に入力される。このオアゲート群９
は副ラッチ回路群２のクロック入力を制御し書込みを行
う副ラッチ回路群クロックを有効とする。またデコーダ
１１はデータ用副ラッチ回路群２のデータ出力を受けて
データの選択を行うセレクタ群１０の選択制御を行う。
このセレクタ群１０は選択されたワードの出力を行うと
共に、その出力は最上位の１ビットを除いてセレクタ群
３の隣り合う上位ビットへ入力される。最上位の１ビッ
トはその出力がスキャンアウトになり、最下位ビットの
セレクタ群３の入力はスキャンインになる。

本実施例において、スキャンモード信号が有効とされる
と、その立上がりにおいてパルス発生回路１４において
クロックにかわるパルスが発生され、アドレス用副ラッ
チ回路群７が「１１」にリセットされる。また同時にス
キャンモード信号が有効となることによりセレクタ群５
と３とが切替えられて書込み読出しアドレスとして加算
器８の出力が与えられ、入力データとしてセレクタ群１
０のデータが与えられる。

ここで加算器８の出力はアドレス用副ラッチ回路群７の
出力が「１１」であるので「００」となる。その時点で
スキャンのための第１のクロックが入力されると、レジ
スタファイルのワード０の値が読出されて１ビット上位
にシフトされた形で書込まれ、最下位ビットにはスキャ
ンインに入力されたデータが書込まれる。また同時にそ
の第１のクロックの前縁でアドレス用主ラッチ回路群４
にセットされる加算器８の出力「００」がその第１のク
ロックの後縁でアドレス用副ラッチ回路群７にセットさ
れる。したがって、加算器８の出力は「０１」となり、
続いて第２のクロックが入力されると、ワード１の値が
読出だれて１ビット上位シフトされ書込まれ、最下位ビ
ットにスキャンイン入力されたデータが書込まれる。

また、アドレス用副ラッチ回路群７にはクロックの後縁
で「１０」がセットされる。以下、第３のクロックでは
ワード２が、第４のクロックではワード３が、それぞれ
前記と同様にシフトされ、第５のクロックではまたワー
ド０がシフトされる。これをワード数×ビット数クロッ
クだけ繰り返すことにより、レジスタファイルのスキャ
ンが完了することになる。したがって本実施例は先に述
べた従来例と同様のスキャン動作が行なえるが、スキャ
ン動作に先だって、クロックを入力し初期設定する必要
がない。スキャン動作時のアドレスとしてアドレス用主
ラッチ回路にアドレス用副ラッチ回路を付与する形でカ
ウンタを構成するため、ハードウェア量としては従来例
に比べパルス発生回路が増えるが、アドレス用フリップ
フロップとアドレス用副ラッチ回路ではアドレス用副ラ
ッチ回路の方がハードウェア量が減るので、全体として
ハードウェア量の増加もないと考えられる。

発明の効果 以上説明したように、本発明においては、レジスタファ
イルをスキャンする場合スキャンモードを立上げるだけ
でスキャン動作が可能であり、制御が簡単になるという
効果がある。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図は従来の
レジスタファイルのブロック図である。 主要部分の符号の説明 １……データ用主ラッチ回路群 ２……データ用副ラッチ回路群 ３，５，１０……セレクタ群 ４……アドレス用主ラッチ回路群 ６，１１……デコーダ ７……アドレス用副ラッチ回路群 ８……加算器 １４……パルス発生回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】アクセスアドレスに対応したファイル内の
   記憶装置に対してアクセスするよう構成され、スキャン
   モード指示に応答してファイル内の記憶素子をスキャン
   パス状態に構成して順次アクセスアドレスを歩進せしめ
   てスキャン動作を行うようにされたレジスタファイルで
   あって、スキャン動作時にアクセスアドレスを保持する
   アドレス用副ラッチ手段と、前記ラッチ手段のラッチ出
   力であるアクセスアドレスを歩進させつつ前記ラッチ手
   段へ供給する加算手段と、前記スキャンモード指示に応
   答して前記ラッチ手段をリセットするためのリセットパ
   ルスを発生するパルス発生手段とを有することを特徴と
   するレジスタファイル。