JPH07220466A - メモリアクセス制御装置 - Google Patents
メモリアクセス制御装置Info
- Publication number
- JPH07220466A JPH07220466A JP6012700A JP1270094A JPH07220466A JP H07220466 A JPH07220466 A JP H07220466A JP 6012700 A JP6012700 A JP 6012700A JP 1270094 A JP1270094 A JP 1270094A JP H07220466 A JPH07220466 A JP H07220466A
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- access
- memory access
- circuit
- Prior art date
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Abstract
(57)【要約】
【目的】 より高速なメモリアクセスを行う。
【構成】 ラッチ回路１０３がラッチしたＣＰＵより与
えられたメモリアドレスを判別回路１２５で調べる。即
ち、そのアドレスのカラムアドレスに桁上りが発生して
いるかどうかを調べる。その結果、桁上りが発生してい
る場合には、ＤＲＡＭのアクセスにはＲＡＳとＣＡＳで
アドレスを特定してアクセスを行うが、桁上りが発生し
ていない場合にはファーストページモードに動作を切り
替えてＣＡＳのみでアクセスを行う。
えられたメモリアドレスを判別回路１２５で調べる。即
ち、そのアドレスのカラムアドレスに桁上りが発生して
いるかどうかを調べる。その結果、桁上りが発生してい
る場合には、ＤＲＡＭのアクセスにはＲＡＳとＣＡＳで
アドレスを特定してアクセスを行うが、桁上りが発生し
ていない場合にはファーストページモードに動作を切り
替えてＣＡＳのみでアクセスを行う。
Description
【０００１】
【産業上の利用分野】本発明はメモリアクセス制御装置
に関し、特に、例えば、レーザビームプリンタ等のラス
タスキヤン型画像処理装置のビツトマツプメモリを高速
にアクセスする為のメモリアクセス制御装置に関するも
のである。
に関し、特に、例えば、レーザビームプリンタ等のラス
タスキヤン型画像処理装置のビツトマツプメモリを高速
にアクセスする為のメモリアクセス制御装置に関するも
のである。
【０００２】
【従来の技術】従来の画像処理装置におけるビツトマツ
プメモリコントローラ（メモリアクセス回路）は、図４
のように構成される。ＣＰＵ（不図示）の制御によりデ
ータ書き込みのためのアクセスを行う際、アドレスバス
２１２を経て与えられたアドレスをアドレスラッチ信号
２１５に従ってラツチ回路２０３にてラツチし、そのラ
ッチ出力２２３を加算回路２０４にて次のメモリアクセ
スのアドレスとして生成し、セレクタ２０５、２０６を
シーケンサ（ＳＥＱ）２０２によつて制御する事によ
り、図５に示すようなタイミング制御を行つている。ま
た、図６に示すようなタイミング制御でリードモディフ
ァイライトを行うこともある。
プメモリコントローラ（メモリアクセス回路）は、図４
のように構成される。ＣＰＵ（不図示）の制御によりデ
ータ書き込みのためのアクセスを行う際、アドレスバス
２１２を経て与えられたアドレスをアドレスラッチ信号
２１５に従ってラツチ回路２０３にてラツチし、そのラ
ッチ出力２２３を加算回路２０４にて次のメモリアクセ
スのアドレスとして生成し、セレクタ２０５、２０６を
シーケンサ（ＳＥＱ）２０２によつて制御する事によ
り、図５に示すようなタイミング制御を行つている。ま
た、図６に示すようなタイミング制御でリードモディフ
ァイライトを行うこともある。
【０００３】図５〜図６において、クロック信号の上に
付された数字（０、１、２、…）は以降の説明のために
便宜上付された数字であり、任意の時刻、例えば、クロ
ック“０”からの時間をカウントするために用いられ
る。
付された数字（０、１、２、…）は以降の説明のために
便宜上付された数字であり、任意の時刻、例えば、クロ
ック“０”からの時間をカウントするために用いられ
る。
【０００４】また、図４において、２０１はＣＰＵ（不
図示）とのタイミングをストローブ信号とクロック信号
２０９とを用いてとるタイミング回路、２１１はシーケ
ンサ（ＳＥＱ）２０２への起動信号、２１６はローアド
レス／カラムアドレスを切り換える為の信号（ＣＯＬＥ
Ｎ）、２１８はシフタ（ＳＨ）２０７によりシフトした
データ、２１９はシフタ（ＳＨ）によりシフトアウトし
たデータ、２０８はシフトデータ或はシフトアウトデー
タをＳＥＱ２０２からのＺＮＤ信号２１７に従って選択
してメモリデータ２２２を出力するセレクタである。
図示）とのタイミングをストローブ信号とクロック信号
２０９とを用いてとるタイミング回路、２１１はシーケ
ンサ（ＳＥＱ）２０２への起動信号、２１６はローアド
レス／カラムアドレスを切り換える為の信号（ＣＯＬＥ
Ｎ）、２１８はシフタ（ＳＨ）２０７によりシフトした
データ、２１９はシフタ（ＳＨ）によりシフトアウトし
たデータ、２０８はシフトデータ或はシフトアウトデー
タをＳＥＱ２０２からのＺＮＤ信号２１７に従って選択
してメモリデータ２２２を出力するセレクタである。
【０００５】
【発明が解決しようとする課題】しかしながら上記従来
例では、図５のタイミングチヤートに示されているよう
に、データバス２１３を経て与えられたデータを、シフ
ト値バス２１４を経て与えられたシフト値に従ってシフ
タ（ＳＨ）２０７によってシフトして、その出力データ
をメモリへ書き込む際、ＣＰＵ（不図示）より出力され
たアドレスに対して加算を行う事により、カラムアドレ
スからローアドレスへの桁上りを検出していない為、毎
回ＲＡＳ２２０を出し直している。これは、図６に示し
たリードモディファイライトの場合も同様である。この
ためメモリへのアクセス速度が速くならないという問題
があった。図５に示す例では、２つのデータ書き込みの
ためにクロック１０個分に相当する時間を要し、図６に
示すリードモディファイライトでは２つのリードモディ
ファイライトのためにクロック１６個分に相当する時間
を要する。
例では、図５のタイミングチヤートに示されているよう
に、データバス２１３を経て与えられたデータを、シフ
ト値バス２１４を経て与えられたシフト値に従ってシフ
タ（ＳＨ）２０７によってシフトして、その出力データ
をメモリへ書き込む際、ＣＰＵ（不図示）より出力され
たアドレスに対して加算を行う事により、カラムアドレ
スからローアドレスへの桁上りを検出していない為、毎
回ＲＡＳ２２０を出し直している。これは、図６に示し
たリードモディファイライトの場合も同様である。この
ためメモリへのアクセス速度が速くならないという問題
があった。図５に示す例では、２つのデータ書き込みの
ためにクロック１０個分に相当する時間を要し、図６に
示すリードモディファイライトでは２つのリードモディ
ファイライトのためにクロック１６個分に相当する時間
を要する。
【０００６】本発明は上記従来例に鑑みてなされたもの
で、メモリへの高速アクセスが可能なメモリアクセス制
御装置を提供することを目的とする。
で、メモリへの高速アクセスが可能なメモリアクセス制
御装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に本発明のメモリアクセス制御装置は、以下の様な構成
からなる。即ち、ＤＲＡＭへのアクセス動作を制御する
メモリアクセス制御装置であって、外部装置から入力さ
れたメモリアドレスをラッチするラッチ手段と、前記ラ
ッチ手段によってラッチされたメモリアドレスに関し
て、カラムアドレスからの桁上りが発生するか否かを判
別する判別手段を有し、前記判別手段の判別結果に従っ
て、高速アクセスが可能な動作モードを切り替えること
を特徴とするメモリアクセス制御装置を備える。
に本発明のメモリアクセス制御装置は、以下の様な構成
からなる。即ち、ＤＲＡＭへのアクセス動作を制御する
メモリアクセス制御装置であって、外部装置から入力さ
れたメモリアドレスをラッチするラッチ手段と、前記ラ
ッチ手段によってラッチされたメモリアドレスに関し
て、カラムアドレスからの桁上りが発生するか否かを判
別する判別手段を有し、前記判別手段の判別結果に従っ
て、高速アクセスが可能な動作モードを切り替えること
を特徴とするメモリアクセス制御装置を備える。
【０００８】
【作用】以上の構成により本発明は、ＤＲＡＭへのアク
セス時、カラムアドレスからの桁上りが発生するか否か
を判別し、その判別結果に従って、ＤＲＡＭへのアクセ
スを高速アクセスが可能な、例えば、ファーストページ
モード、ニブルモード、或は、スタティックカラムモー
ド等の動作モードに切り替えるよう動作する。
セス時、カラムアドレスからの桁上りが発生するか否か
を判別し、その判別結果に従って、ＤＲＡＭへのアクセ
スを高速アクセスが可能な、例えば、ファーストページ
モード、ニブルモード、或は、スタティックカラムモー
ド等の動作モードに切り替えるよう動作する。
【０００９】
【実施例】以下添付図面を参照して本発明の好適な実施
例を詳細に説明する。
例を詳細に説明する。
【００１０】図１は本発明の代表的な実施例であるＤＲ
ＡＭへのアクセスを制御するメモリアクセス回路の構成
を示すブロツク図である。
ＡＭへのアクセスを制御するメモリアクセス回路の構成
を示すブロツク図である。
【００１１】図１において、１０１はＣＰＵ（不図示）
とのタイミングをとるタイミング回路、１０２は一連の
動作を制御する為のシーケンサ（ＳＥＱ）、１０３はＣ
ＰＵより与えられたアドレスをラツチする為のラツチ回
路（ＬＡＴ）、１０４はＤＲＡＭアクセス時のアドレス
を生成する為の加算回路、１０５はアドレスの上位部よ
りＲＡＳを生成する為の回路、１０６はメモリアドレス
を生成する為の回路、１０７はバレルシフタ（ＳＨ）、
１０８はセレクタ、１０９はシステムクロツク、１１０
はＣＰＵより出力されるバスストローブ信号、１１１は
シーケンサ（ＳＥＱ）１０２への起動信号、１１２はア
ドレスバス、１１３はデータバス、１１４はバレルシフ
タへシフト値を入力する為のバス、１１５はアドレスの
ラツチ信号、１１６はローアドレス／カラムアドレスを
切り換える為の信号（ＣＯＬＥＮ）、１１７はＤＲＡＭ
アクセス時にイネーブルとなる信号（ＺＮＤ）である。
とのタイミングをとるタイミング回路、１０２は一連の
動作を制御する為のシーケンサ（ＳＥＱ）、１０３はＣ
ＰＵより与えられたアドレスをラツチする為のラツチ回
路（ＬＡＴ）、１０４はＤＲＡＭアクセス時のアドレス
を生成する為の加算回路、１０５はアドレスの上位部よ
りＲＡＳを生成する為の回路、１０６はメモリアドレス
を生成する為の回路、１０７はバレルシフタ（ＳＨ）、
１０８はセレクタ、１０９はシステムクロツク、１１０
はＣＰＵより出力されるバスストローブ信号、１１１は
シーケンサ（ＳＥＱ）１０２への起動信号、１１２はア
ドレスバス、１１３はデータバス、１１４はバレルシフ
タへシフト値を入力する為のバス、１１５はアドレスの
ラツチ信号、１１６はローアドレス／カラムアドレスを
切り換える為の信号（ＣＯＬＥＮ）、１１７はＤＲＡＭ
アクセス時にイネーブルとなる信号（ＺＮＤ）である。
【００１２】また、１１８はバレルシフタ（ＳＨ）１０
７によりシフトしたデータ、１１９はバレルシフタによ
りシフトアウトしたデータ、１２０はＲＡＳ信号、１２
１はメモリアドレス、１２２はデータバス、１２３はラ
ツチされたアドレス、１２４は加算回路１０４の出力ア
ドレス、１２５はラツチしたアドレスのカラムアドレス
が桁上りを生じるか否かの判別回路、１２６はシーケン
サ（ＳＥＱ）１０２へ桁上りの有無を返す信号である。
７によりシフトしたデータ、１１９はバレルシフタによ
りシフトアウトしたデータ、１２０はＲＡＳ信号、１２
１はメモリアドレス、１２２はデータバス、１２３はラ
ツチされたアドレス、１２４は加算回路１０４の出力ア
ドレス、１２５はラツチしたアドレスのカラムアドレス
が桁上りを生じるか否かの判別回路、１２６はシーケン
サ（ＳＥＱ）１０２へ桁上りの有無を返す信号である。
【００１３】次に、上記構成の回路の動作説明を、図２
に示すタイミングチャートを参照して行う。本実施例で
はＤＲＡＭアクセスにおいて、桁上りの生じる時と生じ
ない時とで動作モードを変え、桁上りの生じない時には
ファーストページモードで動作する。
に示すタイミングチャートを参照して行う。本実施例で
はＤＲＡＭアクセスにおいて、桁上りの生じる時と生じ
ない時とで動作モードを変え、桁上りの生じない時には
ファーストページモードで動作する。
【００１４】（１）桁上りの生じる時 これは、図５に示したように従来と同じやり方でメモリ
アクセスを行う。
アクセスを行う。
【００１５】（２）桁上りの生じない時 この場合にはＤＲＡＭアクセスタイミングは図２に示す
ようになる。即ち、アドレスをラツチした時点で、加算
回路１０４の出力にカラムアドレス（下位アドレス）が
桁上りを生じるかどうかを１２５の判別回路にて判定
し、シーケンサ（ＳＥＱ）１０２に桁上りの無い事を知
らせる。このようにして、本実施例のメモリアクセス回
路は、クロック信号が“０”〜“３”までは従来と同様
にＲＡＳとＣＡＳとを与えてメモリアドレスを特定する
動作を行うが、次のデータ書き込みではファーストペー
ジモードとなり、ＲＡＳを与えずＣＡＳのみを与えてア
クセスを行う。
ようになる。即ち、アドレスをラツチした時点で、加算
回路１０４の出力にカラムアドレス（下位アドレス）が
桁上りを生じるかどうかを１２５の判別回路にて判定
し、シーケンサ（ＳＥＱ）１０２に桁上りの無い事を知
らせる。このようにして、本実施例のメモリアクセス回
路は、クロック信号が“０”〜“３”までは従来と同様
にＲＡＳとＣＡＳとを与えてメモリアドレスを特定する
動作を行うが、次のデータ書き込みではファーストペー
ジモードとなり、ＲＡＳを与えずＣＡＳのみを与えてア
クセスを行う。
【００１６】従って、２つのデータの書き込みに要する
クロックを図２と図５とで比較してみると、桁上りの生
じない時にはファーストページモードではクロック信号
“４”〜“６”の動作が不要となりその分だけアクセス
時間が短縮される。
クロックを図２と図５とで比較してみると、桁上りの生
じない時にはファーストページモードではクロック信号
“４”〜“６”の動作が不要となりその分だけアクセス
時間が短縮される。
【００１７】従って本実施例に従えば、ＤＲＡＭへのア
クセス動作において、そのアクセスアドレスのカラムア
ドレス（下位アドレス）に桁上りを生じるかどうかの判
定結果に従って動作モードを切り替えてアクセスするの
で、桁上りを生じない場合には、より高速にアクセス可
能な動作モードでＤＲＡＭをアクセスすることができ
る。これによって、ＤＲＡＭへ高速アクセスが図られる
ことになる。
クセス動作において、そのアクセスアドレスのカラムア
ドレス（下位アドレス）に桁上りを生じるかどうかの判
定結果に従って動作モードを切り替えてアクセスするの
で、桁上りを生じない場合には、より高速にアクセス可
能な動作モードでＤＲＡＭをアクセスすることができ
る。これによって、ＤＲＡＭへ高速アクセスが図られる
ことになる。
【００１８】また、図３に示すようなタイミングチャー
トに従って、ファーストページモードにおけるリードモ
デイフアイライト動作においても、図６に示す従来例と
比較して、高速なメモリアクセスが実現できる。この場
合も同様に、２つめのデータのリードモデイフアイライ
トにおいてＲＡＳを与えないので、その分だけメモリア
クセスが速くなる。
トに従って、ファーストページモードにおけるリードモ
デイフアイライト動作においても、図６に示す従来例と
比較して、高速なメモリアクセスが実現できる。この場
合も同様に、２つめのデータのリードモデイフアイライ
トにおいてＲＡＳを与えないので、その分だけメモリア
クセスが速くなる。
【００１９】なお本実施例では、ファーストページモー
ドでメモリに対する書き込み動作を行う場合について説
明したが、本発明はこれによって限定されるものではな
い。例えば、他の高速アクセスモードであるスタティッ
クカラム、ニブル等を用いることもできる。
ドでメモリに対する書き込み動作を行う場合について説
明したが、本発明はこれによって限定されるものではな
い。例えば、他の高速アクセスモードであるスタティッ
クカラム、ニブル等を用いることもできる。
【００２０】
【発明の効果】以上説明したように本発明によれば、Ｄ
ＲＡＭへのアクセス時、カラムアドレスからの桁上りが
発生するか否かを判別し、その判別結果に従って、ＤＲ
ＡＭへのアクセスを高速アクセスが可能な、例えば、フ
ァーストページモード、ニブルモード、或は、スタティ
ックカラムモード等の動作モードに切り替えるので、確
率的に桁上りの生じない場合の方が高いアクセスにおい
ては、メモリアクセスの高速化が実現できるという効果
がある。
ＲＡＭへのアクセス時、カラムアドレスからの桁上りが
発生するか否かを判別し、その判別結果に従って、ＤＲ
ＡＭへのアクセスを高速アクセスが可能な、例えば、フ
ァーストページモード、ニブルモード、或は、スタティ
ックカラムモード等の動作モードに切り替えるので、確
率的に桁上りの生じない場合の方が高いアクセスにおい
ては、メモリアクセスの高速化が実現できるという効果
がある。
【図１】本発明の代表的な実施例であるメモリアクセス
回路の構成を示すブロック図である。
回路の構成を示すブロック図である。
【図２】メモリ書き込み時のタイミングチヤートであ
る。
る。
【図３】メモリへのリードモデイフアライト時のタイミ
ングチヤートである。
ングチヤートである。
【図４】従来のメモリアクセス回路の構成を示すブロツ
ク図である。
ク図である。
【図５】従来例に従うメモリ書き込み時のタイミングチ
ヤートである。
ヤートである。
【図６】従来例に従うメモリへのリードモディファイラ
イト時のタイミングチヤートである。
イト時のタイミングチヤートである。
１０２ シーケンサ（ＳＥＱ） １０３ ラッチ回路 １０４ 加算回路 １２５ 判別回路
Claims (2)
- 【請求項１】 ＤＲＡＭへのアクセス動作を制御するメ
モリアクセス制御装置であって、 外部装置から入力されたメモリアドレスをラッチするラ
ッチ手段と、 前記ラッチ手段によってラッチされたメモリアドレスに
関して、カラムアドレスからの桁上りが発生するか否か
を判別する判別手段を有し、 前記判別手段の判別結果に従って、高速アクセスが可能
な動作モードを切り替えることを特徴とするメモリアク
セス制御装置。 - 【請求項２】前記高速アクセス可能な動作モードには、
ファーストページモード、ニブルモード、スタティック
カラムモードを含むことを特徴とする請求項１に記載の
メモリアクセス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6012700A JPH07220466A (ja) | 1994-02-04 | 1994-02-04 | メモリアクセス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6012700A JPH07220466A (ja) | 1994-02-04 | 1994-02-04 | メモリアクセス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07220466A true JPH07220466A (ja) | 1995-08-18 |
Family
ID=11812676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6012700A Withdrawn JPH07220466A (ja) | 1994-02-04 | 1994-02-04 | メモリアクセス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07220466A (ja) |
-
1994
- 1994-02-04 JP JP6012700A patent/JPH07220466A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010508 |