JPH0664557B2 - 半導体通信制御装置 - Google Patents
半導体通信制御装置Info
- Publication number
- JPH0664557B2 JPH0664557B2 JP61144220A JP14422086A JPH0664557B2 JP H0664557 B2 JPH0664557 B2 JP H0664557B2 JP 61144220 A JP61144220 A JP 61144220A JP 14422086 A JP14422086 A JP 14422086A JP H0664557 B2 JPH0664557 B2 JP H0664557B2
- Authority
- JP
- Japan
- Prior art keywords
- control
- memory
- unit
- instruction
- reception
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Computer And Data Communications (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体通信制御装置に関し、特に、通信制御
手順を高速処理することができる半導体通信制御装置に
関する。
手順を高速処理することができる半導体通信制御装置に
関する。
従来の通信制御においては、例えば、μｐＤ３８６０，
ＷＤ２５１１のように、送受信の通信手順を単一の制御
装置で実行する方法をとっていた。しかし、通信速度が
大きくなると、単一の制御装置で送受信制御を実時間的
に実行することは困難となる。この問題の対策として
は、制御装置を複数化する方法が考えられ、送受信制御
機能を送信制御と受信制御とに分離して、それぞれを別
な制御装置で実行する方法がある。ところが、その通信
制御装置が半導体集積回路で構成される場合は、搭載素
子数，および外部接続線数の制限があるため、通信制御
装置に通信制御手順を制御するプログラムを格納するメ
モリ（制御メモリ）をすべて搭載すること、あるいは、
通信制御装置外に制御メモリを送受信処理に各々分散し
て設置することは困難であった。
ＷＤ２５１１のように、送受信の通信手順を単一の制御
装置で実行する方法をとっていた。しかし、通信速度が
大きくなると、単一の制御装置で送受信制御を実時間的
に実行することは困難となる。この問題の対策として
は、制御装置を複数化する方法が考えられ、送受信制御
機能を送信制御と受信制御とに分離して、それぞれを別
な制御装置で実行する方法がある。ところが、その通信
制御装置が半導体集積回路で構成される場合は、搭載素
子数，および外部接続線数の制限があるため、通信制御
装置に通信制御手順を制御するプログラムを格納するメ
モリ（制御メモリ）をすべて搭載すること、あるいは、
通信制御装置外に制御メモリを送受信処理に各々分散し
て設置することは困難であった。
このように、従来技術においては、半導体通信制御装置
に通信制御手順を制御するプログラムを格納するメモリ
（制御メモリ）をすべて搭載すること，あるいは、その
通信制御装置外に制御メモリを送受信処理に各々分離し
て設置することが困難であるため、半導体集積回路によ
る通信制御を高速化できないという問題があった。
に通信制御手順を制御するプログラムを格納するメモリ
（制御メモリ）をすべて搭載すること，あるいは、その
通信制御装置外に制御メモリを送受信処理に各々分離し
て設置することが困難であるため、半導体集積回路によ
る通信制御を高速化できないという問題があった。
本発明の目的は、このような問題点を改善し、送信制
御，および受信制御を分離する際に、素子数，および外
部接続線数を増大することなく、それらを１つの半導体
集積回路に内蔵し、高速処理が可能な半導体高速通信制
御装置を提供することにある。
御，および受信制御を分離する際に、素子数，および外
部接続線数を増大することなく、それらを１つの半導体
集積回路に内蔵し、高速処理が可能な半導体高速通信制
御装置を提供することにある。
上記目的を達成するため、本発明の半導体高速通信制御
装置は、送受信制御の動作を指示するプログラムが格納
されているメモリを備えた半導体通信制御装置におい
て、該メモリを対する読み出し要求の競合を調停にて読
み出しを制御する手段と、送信，および受信用に各々独
立し、該メモリに対するプログラム命令の読み出し動作
を通信手順の制御と並行して実行する手段と、送信，お
よび受信用に各々独立し、読み出したプログラム命令を
別のプログラム命令群に置き換えて通信手順を実行する
手段とを有し、該メモリを該半導体通信制御装置外に設
置して接続し、上記読み出し制御手段により、読み出し
要求の競合を調停し、上記並行実行手段は、該調停に従
い、通信手段の制御と並行して、該メモリから次回のプ
ログラム命令を読み出し、上記命令変換実行手段は、該
プログラム命令を別のプログラム命令群に置き換えて通
信手順を実行することに特徴がある。
装置は、送受信制御の動作を指示するプログラムが格納
されているメモリを備えた半導体通信制御装置におい
て、該メモリを対する読み出し要求の競合を調停にて読
み出しを制御する手段と、送信，および受信用に各々独
立し、該メモリに対するプログラム命令の読み出し動作
を通信手順の制御と並行して実行する手段と、送信，お
よび受信用に各々独立し、読み出したプログラム命令を
別のプログラム命令群に置き換えて通信手順を実行する
手段とを有し、該メモリを該半導体通信制御装置外に設
置して接続し、上記読み出し制御手段により、読み出し
要求の競合を調停し、上記並行実行手段は、該調停に従
い、通信手段の制御と並行して、該メモリから次回のプ
ログラム命令を読み出し、上記命令変換実行手段は、該
プログラム命令を別のプログラム命令群に置き換えて通
信手順を実行することに特徴がある。
本発明においては、送受信制御を送信側と受信側とに分
け、半導体通信制御装置内の異なる制御プロセッサで処
理するとともに、両制御プロセッサの制御プログラムを
保持するメモリを分割することなく共通制御メモリとし
て外部に設置し、プログラム命令を両制御プロセッサが
先行的に読み出し、その読み出しと並行して制御プロセ
ッサで通信制御処理を実行することによって、外部メモ
リからのプログラム命令読み出しにおける遅延時間を実
効的に無くして高速処理ができる。また、共通制御メモ
リを外部に設置することにより、半導体通信制御装置と
制御メモリとの間の接続信号線数，および半導体制御装
置内の搭載素子数の増加を押さえることができる。
け、半導体通信制御装置内の異なる制御プロセッサで処
理するとともに、両制御プロセッサの制御プログラムを
保持するメモリを分割することなく共通制御メモリとし
て外部に設置し、プログラム命令を両制御プロセッサが
先行的に読み出し、その読み出しと並行して制御プロセ
ッサで通信制御処理を実行することによって、外部メモ
リからのプログラム命令読み出しにおける遅延時間を実
効的に無くして高速処理ができる。また、共通制御メモ
リを外部に設置することにより、半導体通信制御装置と
制御メモリとの間の接続信号線数，および半導体制御装
置内の搭載素子数の増加を押さえることができる。
〔実施例〕 以下、本発明の一実施例を図面により説明する。
第１図は、本発明の一実施例における半導体通信制御装
置の構成図である。
置の構成図である。
本実施例の半導体通信制御装置２は、外部メモリアクセ
ス制御部３，外部制御メモリ読み出し要求調停部４，送
信側の命令実効順序制御部５，受信側の命令実行順序制
御部６，送信制御プロセッサ８，送信制御プロセッサ側
の内部制御メモリ７，受信制御プロセッサ９，および、
受信制御プロセッサ側の内部制御メモリ１０からなり、
外部メモリアクセス制御部３は、外部制御メモリ１と接
続されている。
ス制御部３，外部制御メモリ読み出し要求調停部４，送
信側の命令実効順序制御部５，受信側の命令実行順序制
御部６，送信制御プロセッサ８，送信制御プロセッサ側
の内部制御メモリ７，受信制御プロセッサ９，および、
受信制御プロセッサ側の内部制御メモリ１０からなり、
外部メモリアクセス制御部３は、外部制御メモリ１と接
続されている。
外部制御メモリ１は、半導体通信制御装置２の送受信制
御部の動作を指示するためのプログラムを格納してい
る。
御部の動作を指示するためのプログラムを格納してい
る。
外部メモリアクセス制御部３は、外部制御メモリ１との
インタフェースをとり、外部制御メモリ１に対して、必
要な制御信号，およびアドレス信号を所定のタイミング
で出力し、そのアドレスに合致するプログラム命令を読
み出す。
インタフェースをとり、外部制御メモリ１に対して、必
要な制御信号，およびアドレス信号を所定のタイミング
で出力し、そのアドレスに合致するプログラム命令を読
み出す。
外部制御メモリ読み出し要求調停部４は、送信側，ある
いは受信側の命令実行順序制御部５，６から発生するプ
ログラム命令の読み出し要求を調停し、所定の選択論理
によって、いずれか一方の要求のみを受け付け、外部メ
モリアクセス制御部３に伝える。
いは受信側の命令実行順序制御部５，６から発生するプ
ログラム命令の読み出し要求を調停し、所定の選択論理
によって、いずれか一方の要求のみを受け付け、外部メ
モリアクセス制御部３に伝える。
命令実行順序制御部５，６は、それぞれ、送信制御プロ
セッサ８，および受信制御プロセッサ９に対応して設け
られ、次に実行すべき命令のアドレスを外部メモリ読み
出し調停部４へ通知する。
セッサ８，および受信制御プロセッサ９に対応して設け
られ、次に実行すべき命令のアドレスを外部メモリ読み
出し調停部４へ通知する。
内部制御メモリ７，１０は、それぞれ、送信制御プロセ
ッサ８，および受信制御プロセッサ９に付加される内部
制御メモリであり、読み出し専用メモリ（ＲＯＭ）から
構成されて、それぞれ、送信側，および受信側の命令実
行順序制御部５，６から入力された命令を解釈し、その
指示を実行するためのプロセッサが格納される。
ッサ８，および受信制御プロセッサ９に付加される内部
制御メモリであり、読み出し専用メモリ（ＲＯＭ）から
構成されて、それぞれ、送信側，および受信側の命令実
行順序制御部５，６から入力された命令を解釈し、その
指示を実行するためのプロセッサが格納される。
送信制御プロセッサ８，および受信制御プロセッサ９
は、それぞれ、送信側，および受信側の命令実行順序制
御部５，６からの命令に従い、送信，および受信に関す
る通信手順の制御を、それぞれに付加された内部制御メ
モリ７，１０に格納されているプログラムに変換して実
行する。
は、それぞれ、送信側，および受信側の命令実行順序制
御部５，６からの命令に従い、送信，および受信に関す
る通信手順の制御を、それぞれに付加された内部制御メ
モリ７，１０に格納されているプログラムに変換して実
行する。
なお、第１図における各ブロックを接続する実線は、プ
ログラム命令が伝達される経路を示し、１点鎖線は、ア
ドレス信号が伝達される経路を示す。また、破線は、制
御信号が伝達される経路を示している。
ログラム命令が伝達される経路を示し、１点鎖線は、ア
ドレス信号が伝達される経路を示す。また、破線は、制
御信号が伝達される経路を示している。
第２図は、本発明の一実施例における外部メモリ制御部
３，および外部制御メモリ読み出し要求調停部４の構成
図である（第１図参照）。
３，および外部制御メモリ読み出し要求調停部４の構成
図である（第１図参照）。
本実施例の外部メモリ制御部３は、アドレス出力部３
１，制御部３２，およびプログラム命令受信部３３から
なる。アドレス出力部３１は、制御部３２の指示によっ
て、外部制御メモリ１に格納された命令のアドレスを駆
動する。制御部３２は、メモリアクセスタイミングを制
御し、外部制御メモリ１から読み出された受信するタイ
ミングを制御するとともに、アドレス出力表示等の制御
信号を外部制御メモリ１に対して出力する。プログラム
命令受信部３３は、制御部３２の制御により、外部制御
メモリ１から読み出されたプログラム命令を受信する。
１，制御部３２，およびプログラム命令受信部３３から
なる。アドレス出力部３１は、制御部３２の指示によっ
て、外部制御メモリ１に格納された命令のアドレスを駆
動する。制御部３２は、メモリアクセスタイミングを制
御し、外部制御メモリ１から読み出された受信するタイ
ミングを制御するとともに、アドレス出力表示等の制御
信号を外部制御メモリ１に対して出力する。プログラム
命令受信部３３は、制御部３２の制御により、外部制御
メモリ１から読み出されたプログラム命令を受信する。
本実施例のアドレス外部制御メモリ読み出し要求調停部
４は、読み出し要求選択部４１，競合調停部４２，およ
び分配部４３からなる。
４は、読み出し要求選択部４１，競合調停部４２，およ
び分配部４３からなる。
読み出し要求選択部４１は、送信側，および受信側の命
令実行順序制御部５，６から送出された外部制御メモリ
１に対するアドレス信号を入力し、競合調停部４２の選
択信号に従って、それらのアドレス信号の一方を選択
し、アドレス出力部３１へ出力する。
令実行順序制御部５，６から送出された外部制御メモリ
１に対するアドレス信号を入力し、競合調停部４２の選
択信号に従って、それらのアドレス信号の一方を選択
し、アドレス出力部３１へ出力する。
競合調停部４２は、送信側，および受信側の命令実行順
序制御部５，６から外部制御メモリ１への命令読み出し
要求を入力し、所定の選択論理により、それらの命令読
み出し要求の一方を選択する。その選択論理は、先に入
力された読み出し要求を優先的に受け付ける。なお、送
信側，および受信側の命令実行順序制御部５，６の読み
出し要求が同時に入力された場合は、送信時期は、送信
側の命令実行順序制御部５が決定できるが、受信動作は
通信相手が処理を行うので、受信時の処理を早くする必
要があるため、受信側の命令実行順序制御部６からの読
み出し要求を優先する。
序制御部５，６から外部制御メモリ１への命令読み出し
要求を入力し、所定の選択論理により、それらの命令読
み出し要求の一方を選択する。その選択論理は、先に入
力された読み出し要求を優先的に受け付ける。なお、送
信側，および受信側の命令実行順序制御部５，６の読み
出し要求が同時に入力された場合は、送信時期は、送信
側の命令実行順序制御部５が決定できるが、受信動作は
通信相手が処理を行うので、受信時の処理を早くする必
要があるため、受信側の命令実行順序制御部６からの読
み出し要求を優先する。
分配部４３は、プログラム命令受信部３３で受信したプ
ログラム命令を、競合調停部４２の指示に従って、送信
側，あるいは受信側の命令実行順序制御部５，６に分配
する。
ログラム命令を、競合調停部４２の指示に従って、送信
側，あるいは受信側の命令実行順序制御部５，６に分配
する。
第３図は、本発明の一実施例の半導体通信制御装置にお
ける送信側の命令実行順序制御部５の構成図である（第
１図，第２図参照）。
ける送信側の命令実行順序制御部５の構成図である（第
１図，第２図参照）。
本実施例の送信側の命令実行順序制御部５は、命令格納
レジスタ５１，制御部５２，読み出し命令アドレス決定
部５３，および命令解析部５４からなる。
レジスタ５１，制御部５２，読み出し命令アドレス決定
部５３，および命令解析部５４からなる。
命令格納レジスタ５１は、制御部５２の指示に従って、
分配部４３からのプログラム命令を入力する。また、こ
の命令格納レジスタ５１は２命令分あり、１命令実行中
に、制御部５２，および読み出し命令アドレス決定部５
３によって先取りされた命令を保持できる構成となって
いる。
分配部４３からのプログラム命令を入力する。また、こ
の命令格納レジスタ５１は２命令分あり、１命令実行中
に、制御部５２，および読み出し命令アドレス決定部５
３によって先取りされた命令を保持できる構成となって
いる。
制御部５２は、命令格納レジスタ５１に対するレジスタ
格納タイミングの供給，競合調停部４２に対する命令読
み出し要求の送出，および、読み出し命令アドレス決定
部５３に対するアドレス決定時期の指示とアドレス選択
の指示とを行う。
格納タイミングの供給，競合調停部４２に対する命令読
み出し要求の送出，および、読み出し命令アドレス決定
部５３に対するアドレス決定時期の指示とアドレス選択
の指示とを行う。
読み出し命令アドレス決定部５３は、制御部５２の指示
に従い、次に読み出す命令のアドレスを決定する。この
アドレスの選択は、読み出し命令アドレス決定部５３か
ら読み出し要求選択部４１へ出力されたアドレスの次の
アドレス（通常は＋１されたもの）と、分岐命令実行に
よって新たに命令格納レジスタ５１から示されるアドレ
スとから一方を選択する方法を採っている。
に従い、次に読み出す命令のアドレスを決定する。この
アドレスの選択は、読み出し命令アドレス決定部５３か
ら読み出し要求選択部４１へ出力されたアドレスの次の
アドレス（通常は＋１されたもの）と、分岐命令実行に
よって新たに命令格納レジスタ５１から示されるアドレ
スとから一方を選択する方法を採っている。
命令解析部５４は、プログラム命令の内容から、送信制
御プロセッサ８に対して何れの処理に対応するかを解析
し、送信制御プロセッサ８のアドレスに変換して送信制
御プロセッサ８に出力する。このアドレスは、送信制御
プロセッサ８における処理の実行開始アドレスである。
御プロセッサ８に対して何れの処理に対応するかを解析
し、送信制御プロセッサ８のアドレスに変換して送信制
御プロセッサ８に出力する。このアドレスは、送信制御
プロセッサ８における処理の実行開始アドレスである。
なお、受信側の命令実行順序制御部６も、送信側の命令
実行順序制御部５と同様に構成されている。
実行順序制御部５と同様に構成されている。
第４図は、本発明の一実施例の半導体通信制御装置にお
ける送信制御プロセッサの構成図である（第１図〜第３
図参照）。
ける送信制御プロセッサの構成図である（第１図〜第３
図参照）。
本実施例の送信制御プロセッサ８は、実行アドレス選択
部８１，命令解析部８２，データ演算部８４，およびデ
ータ格納部８５からなり、データ演算部８４とデータ格
納部８５とは、データ接続部８３，８６によって接続さ
れる。また、実行アドレス選択部８１，および命令解析
部８２は、内部制御メモリ７に接続される。
部８１，命令解析部８２，データ演算部８４，およびデ
ータ格納部８５からなり、データ演算部８４とデータ格
納部８５とは、データ接続部８３，８６によって接続さ
れる。また、実行アドレス選択部８１，および命令解析
部８２は、内部制御メモリ７に接続される。
実行アドレス選択部８１は、送信側の命令実行順序制御
部５から入力される実行開始指示アドレス，処理実行中
の分岐命令実行によって新たに選択されるアドレス，お
よび，送信制御プロセッサ８内において実行されている
命令の次のアドレスの中の１つを、前回実行された命令
に基づいて選択する。さらに、選択したアドレスを内部
制御メモリ７に出力する。
部５から入力される実行開始指示アドレス，処理実行中
の分岐命令実行によって新たに選択されるアドレス，お
よび，送信制御プロセッサ８内において実行されている
命令の次のアドレスの中の１つを、前回実行された命令
に基づいて選択する。さらに、選択したアドレスを内部
制御メモリ７に出力する。
命令解析部８２は、実行アドレス選択部８１の出力によ
って指示された命令を送信制御プロセッサ８に付加され
ている内部制御メモリ７から入力し、その命令を解析し
て、その解析結果に従い、データ格納部８５，データ演
算部８４，あるいは実行アドレス選択部８１に動作制御
信号を出力する。
って指示された命令を送信制御プロセッサ８に付加され
ている内部制御メモリ７から入力し、その命令を解析し
て、その解析結果に従い、データ格納部８５，データ演
算部８４，あるいは実行アドレス選択部８１に動作制御
信号を出力する。
データ接続線８３，８６は、データ演算部８４における
演算に用いるデータをデータ格納部８５とデータ演算部
８４との間で転送する際に用いる。また、データ格納部
８５は、通信制御に必要なデータを格納している。
演算に用いるデータをデータ格納部８５とデータ演算部
８４との間で転送する際に用いる。また、データ格納部
８５は、通信制御に必要なデータを格納している。
なお、受信制御プロセッサ９も、送信制御プロセッサ８
と同様に構成される。
と同様に構成される。
第５図は、本発明の一実施例における半導体通信制御装
置の動作概要図である。
置の動作概要図である。
第１図のように、送信制御プロセッサ８、および受信制
御プロセッサ９がそれぞれ送信，および受信制御を実行
している場合、これらの制御プロセッサ８，９の処理を
連続して実行させるため、送信側，および受信側の命令
実行順序制御部５，６は、次の命令を先行的に読み出す
動作を実行する。
御プロセッサ９がそれぞれ送信，および受信制御を実行
している場合、これらの制御プロセッサ８，９の処理を
連続して実行させるため、送信側，および受信側の命令
実行順序制御部５，６は、次の命令を先行的に読み出す
動作を実行する。
送信側，および受信側の命令実行順序制御部５，６は、
外部制御メモリ読み出し要求調停部４に対して、外部制
御メモリ１からの命令読み出し要求を送出する。
外部制御メモリ読み出し要求調停部４に対して、外部制
御メモリ１からの命令読み出し要求を送出する。
外部制御メモリ読み出し制御部４は、例えばそれらの要
求が同時に送出された場合、受信側の命令実行順序制御
部６からの要求を優的的に受け付け、受信したアドレス
信号を含め、外部メモリアクセス制御部３に対し、それ
らの信号を送出する。また、送信側の命令実行順序制御
部５からの要求は、この状態で待ち合わせる。
求が同時に送出された場合、受信側の命令実行順序制御
部６からの要求を優的的に受け付け、受信したアドレス
信号を含め、外部メモリアクセス制御部３に対し、それ
らの信号を送出する。また、送信側の命令実行順序制御
部５からの要求は、この状態で待ち合わせる。
外部メモリアクセス制御部３は、外部制御メモリ１から
の命令読み出しのため、外部制御メモリ１の動作に整合
がとれるように、各出力信号のタイミング制御を行い、
外部制御メモリ１へ制御信号，およびアドレス信号を送
出する。この外部メモリアクセス制御部３の動作により
外部制御メモリ１から該命令が読み出されると、外部メ
モリアクセス制御部３は該命令を受信し、さらに、外部
制御メモリ読み出し要求調停部４へその内容を送出す
る。
の命令読み出しのため、外部制御メモリ１の動作に整合
がとれるように、各出力信号のタイミング制御を行い、
外部制御メモリ１へ制御信号，およびアドレス信号を送
出する。この外部メモリアクセス制御部３の動作により
外部制御メモリ１から該命令が読み出されると、外部メ
モリアクセス制御部３は該命令を受信し、さらに、外部
制御メモリ読み出し要求調停部４へその内容を送出す
る。
外部制御メモリ読み出し要求調停部４は、受信した該命
令が受信側の命令実行順序制御部６へ転送されるべき命
令であることを認知し、受信側の命令実行順序制御部６
へ該命令を転送する。
令が受信側の命令実行順序制御部６へ転送されるべき命
令であることを認知し、受信側の命令実行順序制御部６
へ該命令を転送する。
一方、受信制御プロセッサ９は、このように命令の読み
出しが行われている間、前回受信した命令に基づいて動
作を実行し（受信制御処理ｎ）、その動作が終了する
と、今回読み出された命令（ｎ＋１）の受信要求を受信
側の命令実行順序制御部６に対して送出する。
出しが行われている間、前回受信した命令に基づいて動
作を実行し（受信制御処理ｎ）、その動作が終了する
と、今回読み出された命令（ｎ＋１）の受信要求を受信
側の命令実行順序制御部６に対して送出する。
受信側の命令実行順序制御部６は、今回読み出された命
令（ｎ＋１）を、内部制御メモリ１０に格納されている
別プログラムの実行開始アドレスに変換して受信制御プ
ロセッサ９に送出する。
令（ｎ＋１）を、内部制御メモリ１０に格納されている
別プログラムの実行開始アドレスに変換して受信制御プ
ロセッサ９に送出する。
受信制御プロセッサ９は、その実行開始アドレスから処
理（受信制御処理ｎ＋１）を開始する。
理（受信制御処理ｎ＋１）を開始する。
以上説明したように、本発明によれば、信号端子数を増
加することなく、半導体通信制御装置の通信動作を高速
化でき、また、大規模化することが可能である。
加することなく、半導体通信制御装置の通信動作を高速
化でき、また、大規模化することが可能である。
第１図は本発明の一実施例における半導体通信装置の構
成図、第２図は本発明の一実施例の半導体通信装置にお
ける外部メモリアクセス制御部，および外部制御メモリ
読み出し要求調停部の構成図，第３図は本発明の一実施
例の半導体通信制御装置における送信側の命命実行順序
制御部の構成図，第４図は本発明の一実施例の半導体通
信制御装置における送信制御プロセッサの構成図，第５
図は本発明の一実施例における半導体通信制御装置の動
作概要図である。 １：外部制御メモリ，２：半導体通信制御装置，３：外
部メモリアクセス制御部，４：外部制御メモリ読み出し
要求調停部，５：送信側の命令実行順序制御部，６：受
信側の命令実行順序制御部，７：送信制御プロセッサ内
部制御メモリ，８：送信制御プロセッサ，９：受信制御
プロセッサ，１０：受信制御プロセッサ内部制御メモ
リ，３１：アドレス出力部，３２：制御部，３３：プロ
グラム命令受信部，４１：読み出し要求選択部，４２：
競合調停部，４３：分配部，５１：命令格納レジスタ，
５２：制御部，５３：読み出し命令アドレス決定部，５
４：命令解析部，８１：実行アドレス選択部，８２：命
令解析部，８３・８６：データ接続線，８４：データ演
算部，８５：データ格納部。
成図、第２図は本発明の一実施例の半導体通信装置にお
ける外部メモリアクセス制御部，および外部制御メモリ
読み出し要求調停部の構成図，第３図は本発明の一実施
例の半導体通信制御装置における送信側の命命実行順序
制御部の構成図，第４図は本発明の一実施例の半導体通
信制御装置における送信制御プロセッサの構成図，第５
図は本発明の一実施例における半導体通信制御装置の動
作概要図である。 １：外部制御メモリ，２：半導体通信制御装置，３：外
部メモリアクセス制御部，４：外部制御メモリ読み出し
要求調停部，５：送信側の命令実行順序制御部，６：受
信側の命令実行順序制御部，７：送信制御プロセッサ内
部制御メモリ，８：送信制御プロセッサ，９：受信制御
プロセッサ，１０：受信制御プロセッサ内部制御メモ
リ，３１：アドレス出力部，３２：制御部，３３：プロ
グラム命令受信部，４１：読み出し要求選択部，４２：
競合調停部，４３：分配部，５１：命令格納レジスタ，
５２：制御部，５３：読み出し命令アドレス決定部，５
４：命令解析部，８１：実行アドレス選択部，８２：命
令解析部，８３・８６：データ接続線，８４：データ演
算部，８５：データ格納部。
Claims (1)
- 【請求項１】送受信制御の動作を指示するプログラムが
格納されているメモリを備えた半導体通信制御装置にお
いて、該メモリに対する読み出し要求の競合を調停して
読み出しを制御する手段と、送信，および受信用に各々
独立し、該メモリに対するプログラム命令の読み出し動
作を通信手順の制御と並行して実行する手段と、送信，
および受信用に各々独立し、読み出したプログラム命令
を別のプログラム命令群に置き換えて通信手順を実行す
る手段とを有し、該メモリを該半導体通信制御装置外に
設置して接続し、上記読み出し制御手段により、該メモ
リに格納されているプログラム命令の読み出し要求の競
合を調停し、上記並行実行手段は、該調停に従い、通信
手順の制御と並行して、該メモリから次回のプログラム
命令を読み出し、上記命令変換実行手段は、該プログラ
ム命令を別のプログラム命令群に置き換えて通信手順を
実行することを特徴とする半導体通信制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61144220A JPH0664557B2 (ja) | 1986-06-20 | 1986-06-20 | 半導体通信制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61144220A JPH0664557B2 (ja) | 1986-06-20 | 1986-06-20 | 半導体通信制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63759A JPS63759A (ja) | 1988-01-05 |
| JPH0664557B2 true JPH0664557B2 (ja) | 1994-08-22 |
Family
ID=15357038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61144220A Expired - Lifetime JPH0664557B2 (ja) | 1986-06-20 | 1986-06-20 | 半導体通信制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0664557B2 (ja) |
-
1986
- 1986-06-20 JP JP61144220A patent/JPH0664557B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63759A (ja) | 1988-01-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5140682A (en) | Storage control apparatus | |
| US7395364B2 (en) | Data transfer control apparatus | |
| KR920008448B1 (ko) | 데이터 프로세서 | |
| US5487154A (en) | Host selectively determines whether a task should be performed by digital signal processor or DMA controller according to processing time and I/O data period | |
| US6581119B1 (en) | Interrupt controller and a microcomputer incorporating this controller | |
| US5212796A (en) | System with modules using priority numbers related to interrupt vectors for bit-serial-arbitration on independent arbitration bus while CPU executing instructions | |
| US5341495A (en) | Bus controller having state machine for translating commands and controlling accesses from system bus to synchronous bus having different bus protocols | |
| JPH0420496B2 (ja) | ||
| JPS6242306B2 (ja) | ||
| JPH07104845B2 (ja) | 並列処理装置 | |
| JPS63759A (ja) | 半導体通信制御装置 | |
| JPS6315628B2 (ja) | ||
| EP1193605B1 (en) | Apparatus and method for the transfer of signal groups between digital signal processors in a digital signal processing unit | |
| KR950008225B1 (ko) | 마이크로프로세서 시스템 | |
| JPH0962633A (ja) | ネットワーク制御装置 | |
| JPH0365737A (ja) | 周辺制御装置 | |
| JPS58169660A (ja) | マルチプロセツサシステムの構成方法 | |
| JP2705955B2 (ja) | 並列情報処理装置 | |
| JPS6041786B2 (ja) | 割込制御システム | |
| JP2504528B2 (ja) | 主記憶制御装置間バス制御方式 | |
| JP2643116B2 (ja) | 主記憶制御装置 | |
| EP1193606B1 (en) | Apparatus and method for a host port interface unit in a digital signal processing unit | |
| JP2555580B2 (ja) | 記憶装置制御方式 | |
| JPS6240748B2 (ja) | ||
| JPH05128279A (ja) | ワンチツプマイクロコンピユータ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |