JPH066590A - 画像信号処理装置 - Google Patents
画像信号処理装置Info
- Publication number
- JPH066590A JPH066590A JP4164729A JP16472992A JPH066590A JP H066590 A JPH066590 A JP H066590A JP 4164729 A JP4164729 A JP 4164729A JP 16472992 A JP16472992 A JP 16472992A JP H066590 A JPH066590 A JP H066590A
- Authority
- JP
- Japan
- Prior art keywords
- log
- data
- logsx
- logix
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 ゲート数の少ない加算器を用いてシェーディ
ング補正回路を実現し、低コストの画像信号処理装置を
提供する。 【構成】 入力端子１から１ライン分の基準白板データ
Ｓxを入力し、順次Ｌog変換手段８によりＬogＳxに変換
して記憶手段２に記憶する。次に、入力端子１から原画
像データＩxが入力すると、Ｌog変換手段８でＬogＩxに
変換すると共に、記憶手段２からＬogＩxに対応する基
準白板データＬogＳxを読み出し、加算手段９によりＬo
gＩ’x＝ＬogＩx−ＬogＳx＝Ｌog(Ｉx／Ｓx)を算出す
る。さらにＬogＩ’xをＡntiＬog変換手段10によりＩ’
xに変換し、Ｉ’x＝Ｉx／Ｓxを得る。Ｉ’xとしきい値
Ｒとを比較し、その大小に応じて２値化する。
ング補正回路を実現し、低コストの画像信号処理装置を
提供する。 【構成】 入力端子１から１ライン分の基準白板データ
Ｓxを入力し、順次Ｌog変換手段８によりＬogＳxに変換
して記憶手段２に記憶する。次に、入力端子１から原画
像データＩxが入力すると、Ｌog変換手段８でＬogＩxに
変換すると共に、記憶手段２からＬogＩxに対応する基
準白板データＬogＳxを読み出し、加算手段９によりＬo
gＩ’x＝ＬogＩx−ＬogＳx＝Ｌog(Ｉx／Ｓx)を算出す
る。さらにＬogＩ’xをＡntiＬog変換手段10によりＩ’
xに変換し、Ｉ’x＝Ｉx／Ｓxを得る。Ｉ’xとしきい値
Ｒとを比較し、その大小に応じて２値化する。
Description
【０００１】
【産業上の利用分野】本発明は、原画像を白と黒の２値
で再生する画像信号処理装置に関し、さらに詳しくは、
原稿の読取装置としてラインスキャナを使用したファク
シミリ装置のシェーディング補正回路に関するものであ
る。
で再生する画像信号処理装置に関し、さらに詳しくは、
原稿の読取装置としてラインスキャナを使用したファク
シミリ装置のシェーディング補正回路に関するものであ
る。
【０００２】
【従来の技術】一般に、ファクシミリ装置は、原稿を光
源で照らし、その反射光をラインスキャナで受けて、原
稿の濃淡を電気信号に変換し、これを画像信号処理回路
により白黒の２値データにして画像を再現する。しかし
ながら、光源のバラツキまたはムラ、ラインスキャナの
ビット間での特性のバラツキ等により、ラインスキャナ
から出力される画像信号は均一なものではない。即ち、
真っ白な原稿を読んだ場合でも一定レベルの出力は得ら
れない。この不均一性を補正するため、基準白板データ
により原画像データを正規化するシェーディング補正が
行われている。
源で照らし、その反射光をラインスキャナで受けて、原
稿の濃淡を電気信号に変換し、これを画像信号処理回路
により白黒の２値データにして画像を再現する。しかし
ながら、光源のバラツキまたはムラ、ラインスキャナの
ビット間での特性のバラツキ等により、ラインスキャナ
から出力される画像信号は均一なものではない。即ち、
真っ白な原稿を読んだ場合でも一定レベルの出力は得ら
れない。この不均一性を補正するため、基準白板データ
により原画像データを正規化するシェーディング補正が
行われている。
【０００３】図２は、従来のシェーディング補正回路を
ブロック図で示したものである。図２において、１は基
準白板データＳx及び原画像データＩxの入力端子、２は
１ライン分の基準白板データＳxを記憶する基準白板デ
ータ記憶手段(以下単に記憶手段という)、３は基準白板
データＳxの逆数を求める逆数変換手段、４は原画像デ
ータＩxと基準白板データＳxの逆数を乗算する乗算手
段、５は２値化しきい値Ｒを入力する入力端子、６は乗
算結果であるＩ’x＝Ｉx／Sｘとしきい値Ｒとを比較し
て画像データを２値化する２値化手段、７は２値化され
た信号Ｐxの出力端子である。なおここで、xは主走査方
向の座標を意味している。
ブロック図で示したものである。図２において、１は基
準白板データＳx及び原画像データＩxの入力端子、２は
１ライン分の基準白板データＳxを記憶する基準白板デ
ータ記憶手段(以下単に記憶手段という)、３は基準白板
データＳxの逆数を求める逆数変換手段、４は原画像デ
ータＩxと基準白板データＳxの逆数を乗算する乗算手
段、５は２値化しきい値Ｒを入力する入力端子、６は乗
算結果であるＩ’x＝Ｉx／Sｘとしきい値Ｒとを比較し
て画像データを２値化する２値化手段、７は２値化され
た信号Ｐxの出力端子である。なおここで、xは主走査方
向の座標を意味している。
【０００４】次に、従来例の動作を説明する。まず、入
力端子１から１ライン分の基準白板データＳxが入力さ
れ、記憶手段２に記憶される。次に、入力端子１から原
画像データＩxが入力されると、記憶手段２からＩxに対
応する基準白板データＳxが読み出され、逆数変換手段
３により１／Ｓxが算出され、乗算手段４によりＩ’x＝
Ｉx×(１／Ｓx)＝Ｉx／Ｓxが算出される。この操作によ
り、原画像データＩxを基準白板データＳxに対する相対
比Ｉ’xに変換し、これによって、ドット間の不均一性
を補正する。そして、２値化手段６は、前記値Ｉ’xと
入力端子５より入力されたしきい値Ｒとを比較し、Ｉ’
x＜Ｒの時はＰx＝１を、またそれ以外の時はＰx＝０を
出力端子７に出力する。
力端子１から１ライン分の基準白板データＳxが入力さ
れ、記憶手段２に記憶される。次に、入力端子１から原
画像データＩxが入力されると、記憶手段２からＩxに対
応する基準白板データＳxが読み出され、逆数変換手段
３により１／Ｓxが算出され、乗算手段４によりＩ’x＝
Ｉx×(１／Ｓx)＝Ｉx／Ｓxが算出される。この操作によ
り、原画像データＩxを基準白板データＳxに対する相対
比Ｉ’xに変換し、これによって、ドット間の不均一性
を補正する。そして、２値化手段６は、前記値Ｉ’xと
入力端子５より入力されたしきい値Ｒとを比較し、Ｉ’
x＜Ｒの時はＰx＝１を、またそれ以外の時はＰx＝０を
出力端子７に出力する。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来のシェーディング補正回路は、ゲート数の多い乗算器
が必要であり、回路規模が大きくなるという問題があっ
た。
来のシェーディング補正回路は、ゲート数の多い乗算器
が必要であり、回路規模が大きくなるという問題があっ
た。
【０００６】本発明は、この従来技術の問題点を解決す
るもので、ゲート数の多い乗算器を使用せずに、ゲート
数の少ない加算器によりシェーディング補正回路を実現
し、低コストの画像信号処理装置を提供することを目的
とする。
るもので、ゲート数の多い乗算器を使用せずに、ゲート
数の少ない加算器によりシェーディング補正回路を実現
し、低コストの画像信号処理装置を提供することを目的
とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、基準白板データＳx及び２値化すべき画
像データＩxをそれぞれ入力してＬogＳx及びＬogＩxを
出力するＬog(対数)変換手段と、基準白板データＬogＳ
xを記憶する基準白板データ記憶手段と、Ｌog変換手段
から出力されたＬogＩxと基準白板データ記憶手段から
出力されたＬogＳxとから ＬogＩ’x＝ＬogＩx−Ｌog
Ｓx を演算する加算手段と、ＬogＩ’xから画像データ
Ｉxを基準白板データＳxにより正規化した値 Ｉ’x＝
Ｉx／Sｘを得るためのＡntiＬog(真数)変換手段と、正
規化された画像データＩ’xと２値化しきい値Ｒとを比
較して２値データを出力する２値化手段とを具備した構
成とする。
に、本発明は、基準白板データＳx及び２値化すべき画
像データＩxをそれぞれ入力してＬogＳx及びＬogＩxを
出力するＬog(対数)変換手段と、基準白板データＬogＳ
xを記憶する基準白板データ記憶手段と、Ｌog変換手段
から出力されたＬogＩxと基準白板データ記憶手段から
出力されたＬogＳxとから ＬogＩ’x＝ＬogＩx−Ｌog
Ｓx を演算する加算手段と、ＬogＩ’xから画像データ
Ｉxを基準白板データＳxにより正規化した値 Ｉ’x＝
Ｉx／Sｘを得るためのＡntiＬog(真数)変換手段と、正
規化された画像データＩ’xと２値化しきい値Ｒとを比
較して２値データを出力する２値化手段とを具備した構
成とする。
【０００８】
【作用】この構成によれば、乗算器を用いる必要がなく
なり、その代わりに設けた加算器はゲート数が少ないの
で、回路規模が縮小され、コスト低減につながる。
なり、その代わりに設けた加算器はゲート数が少ないの
で、回路規模が縮小され、コスト低減につながる。
【０００９】
【実施例】以下、図面を参照して実施例を詳細に説明す
る。図１は、本発明の一実施例の画像信号処理装置をブ
ロック図で示したもので、図２と同一のもの、または同
一名称のものには同一符号を付してある。但し２は、図
２では基準白板データＳxを記憶したが、ここでは基準
白板データＳxをＬog変換したＬogＳxを記憶する。ま
た、８はＬog変換手段、９は加算手段、10はＡntiＬog
変換手段である。図２の構成と異なるのは、逆数変換手
段３と乗算手段４に替えてＬog変換手段８、加算手段
９、ＡntiＬog変換手段10を設けた点である。
る。図１は、本発明の一実施例の画像信号処理装置をブ
ロック図で示したもので、図２と同一のもの、または同
一名称のものには同一符号を付してある。但し２は、図
２では基準白板データＳxを記憶したが、ここでは基準
白板データＳxをＬog変換したＬogＳxを記憶する。ま
た、８はＬog変換手段、９は加算手段、10はＡntiＬog
変換手段である。図２の構成と異なるのは、逆数変換手
段３と乗算手段４に替えてＬog変換手段８、加算手段
９、ＡntiＬog変換手段10を設けた点である。
【００１０】以下、本実施例における画像信号処理装置
の動作について説明する。まず、入力端子１から１ライ
ン分の基準白板データＳxが入力され、順次Ｌog変換手
段８によりＬogＳxに変換され、記憶手段２に記憶され
る。次に、入力端子１から原画像データＩxが入力され
ると、Ｌog変換手段８によりＬogＩxに変換されると共
に、記憶手段２からＬogＩxに対応する基準白板データ
ＬogＳxが読み出され、加算手段９によりＬogＩ’x＝Ｌ
ogＩx−ＬogＳx＝Ｌog(Ｉx／Ｓx)が算出される。さら
に、ＬogＩ’xはＡntiＬog変換手段10によりＩ’xに変
換される。この操作により、図２に示す従来例と同様
に、相対比Ｉ’x＝Ｉx／Ｓxを得ることができる。この
後の動作は、従来例と同様に、２値化手段６により、前
記値Ｉ’xと入力端子５より入力されたしきい値Ｒとが
比較され、Ｉ’x＜Ｒの時はＰx＝１が、またそれ以外の
時はＰx＝０が出力端子７に出力される。
の動作について説明する。まず、入力端子１から１ライ
ン分の基準白板データＳxが入力され、順次Ｌog変換手
段８によりＬogＳxに変換され、記憶手段２に記憶され
る。次に、入力端子１から原画像データＩxが入力され
ると、Ｌog変換手段８によりＬogＩxに変換されると共
に、記憶手段２からＬogＩxに対応する基準白板データ
ＬogＳxが読み出され、加算手段９によりＬogＩ’x＝Ｌ
ogＩx−ＬogＳx＝Ｌog(Ｉx／Ｓx)が算出される。さら
に、ＬogＩ’xはＡntiＬog変換手段10によりＩ’xに変
換される。この操作により、図２に示す従来例と同様
に、相対比Ｉ’x＝Ｉx／Ｓxを得ることができる。この
後の動作は、従来例と同様に、２値化手段６により、前
記値Ｉ’xと入力端子５より入力されたしきい値Ｒとが
比較され、Ｉ’x＜Ｒの時はＰx＝１が、またそれ以外の
時はＰx＝０が出力端子７に出力される。
【００１１】Ｌog変換手段８及びＡntiＬog変換手段10
は、具体的には小容量のＲＯＭ又はＲＡＭであり、Ｉx
及びＳxが８ビットの場合でも、それぞれ256バイトの容
量で十分である。
は、具体的には小容量のＲＯＭ又はＲＡＭであり、Ｉx
及びＳxが８ビットの場合でも、それぞれ256バイトの容
量で十分である。
【００１２】さらに、本回路の変形例として、Ｌog変換
の特性カーブは、スキャナの特性やメモリ容量に合わせ
てオフセットを持たせたものであってもよい。又Ａnti
Ｌog変換の特性カーブは、単純なＬog変換の逆関数では
なく、視覚特性を補正するためのカーブを加味したもの
であってもよい。
の特性カーブは、スキャナの特性やメモリ容量に合わせ
てオフセットを持たせたものであってもよい。又Ａnti
Ｌog変換の特性カーブは、単純なＬog変換の逆関数では
なく、視覚特性を補正するためのカーブを加味したもの
であってもよい。
【００１３】
【発明の効果】以上説明したように、本発明によれば、
ゲート数の少ない加算器を小容量のメモリで構成できる
ため回路規模が小さくなり、ＩＣ化が容易になる効果が
ある。
ゲート数の少ない加算器を小容量のメモリで構成できる
ため回路規模が小さくなり、ＩＣ化が容易になる効果が
ある。
【図１】本発明の一実施例における画像信号処理装置の
ブロック図である。
ブロック図である。
【図２】従来例のシェーディング補正回路のブロック図
である。
である。
２ … 基準白板データ記憶手段、 ６ … ２値化手段、
８ … Ｌog変換手段、９ … 加算手段、 10 … ＡntiＬ
og変換手段。
８ … Ｌog変換手段、９ … 加算手段、 10 … ＡntiＬ
og変換手段。
Claims (1)
- 【請求項１】 基準白板データＳx及び２値化すべき画
像データＩxをそれぞれ入力してＬogＳx及びＬogＩxを
出力するＬog変換手段と、基準白板データＬogＳxを記
憶する基準白板データ記憶手段と、前記Ｌog変換手段か
ら出力されたＬogＩxと前記基準白板データ記憶手段か
ら出力されたＬogＳxとからＬogＩ’x＝ＬogＩx−Ｌog
Ｓx を演算する加算手段と、ＬogＩ’xから画像データ
Ｉxを基準白板データＳxにより正規化した値 Ｉ’x＝
Ｉx／Sｘを得るためのＡntiＬog変換手段と、正規化さ
れた画像データＩ’xと２値化しきい値Ｒとを比較して
２値データを出力する２値化手段とを具備したことを特
徴とする画像信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4164729A JPH066590A (ja) | 1992-06-23 | 1992-06-23 | 画像信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4164729A JPH066590A (ja) | 1992-06-23 | 1992-06-23 | 画像信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH066590A true JPH066590A (ja) | 1994-01-14 |
Family
ID=15798796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4164729A Pending JPH066590A (ja) | 1992-06-23 | 1992-06-23 | 画像信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH066590A (ja) |
-
1992
- 1992-06-23 JP JP4164729A patent/JPH066590A/ja active Pending
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