JPH066618Y2

JPH066618Y2 - 電子受信装置

Info

Publication number: JPH066618Y2
Application number: JP3111287U
Authority: JP
Inventors: 雅治木▲崎▼; 貴志本
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1987-03-05
Filing date: 1987-03-05
Publication date: 1994-02-16
Anticipated expiration: 2002-03-05
Also published as: JPS63138729U

Description

【考案の詳細な説明】［考案の技術分野］この考案は、電卓付ラジオ等に使用される電子受信装置
に関する。

［従来技術とその問題点］近年、電卓付ラジオが実用化されている。また、ラジオ
のチューニング方式として、デジタルチューニング方式
も広く知られている。デジタルチューニングのための制
御回路では、その基準クロックとして一般に電卓の基準
クロックよりも高い周波数のものが必要である。これ
は、デジタル・チューニング・システム（以下「ＤＴ
Ｓ」と略称する）の基準クロックがチューニング用のＰ
ＷＭ波形を作るためのカウンタのカウントアップあるい
はカウントダウンのための信号として使用されるためで
ある。

第５図に従来の電卓付ラジオの基準クロック発生回路を
示す。同図で11は発振器であり、この発振器11の発振ク
ロックが立下がりで反転するバイナリカウンタ12〜14で
順次分周される。発振器11の発振クロックａはアンド回
路15,16のそれぞれに入力される。また、発振器11の発
振クロックａを分周するバイナリカウンタ12の出力クロ
ックｂはアンド回路16及びインバータ17を介してアンド
回路15に入力される。さらに、バイナリカウンタ12の出
力クロックｂを分周するバイナリカウンタ13の出力クロ
ックｃがアンド回路18,19のそれぞれに入力され、バイ
ナリカウンタ13の出力クロックｂを分周するバイナリカ
ウンタ14の出力クロックｄがアンド回路19及びインバー
タ20を介してアンド回路18に入力される。アンド回路1
5,16の出力するクロックφ10，φ20がＤＴＳデジタルチ
ューニング回路用の基準クロック、アンド回路18,19の
出力するクロックφ１，φ２が制御装置用の基準クロッ
クとして使用される。各クロックのタイミングチャート
は第６図に示すようになっており、速いクロックを順次
分周していって、互いに位相のずれたクロックφ１とφ
２、φ10とφ20を作成するものである。

ところが、上記のような構成により作成したクロックで
電卓機能のＣＰＵ制御及びラジオ受信のためのチャンネ
ル表示、カウント値セット等のＣＰＵ制御とＤＴＳとを
動作させると、以下に示すような問題点が発生する。

すなわち、ＤＴＳがビットセット命令により分解能のビ
ット数をセットし、カウンタセット命令により受信デー
タとしてのカウント値をセットする。そして、セットし
た後に、内部のカウンタをクロックφ20によりカウント
アップし、以後セットしたカウント値と一致するまでカ
ウントを続行する。

さて、このカウントアップ用のクロックφ20と、ビット
セット命令をセットする際のタイミングクロックφ_Ｂは
共に上記基準クロックφ２に同期している。つまり、ク
ロックφ20とクロックφ２は元が同じであり、クロック
φ２はＣＰＵのシステムクロックであるから、ＣＰＵが
セットする命令であるクロックφ_Ｂがクロックφ２のタ
イミングで出力されるのは当然である。

そうすると、クロックφ_Ｂの立下がりがクロックφ20の
立下がりタイミングと一致するため、各ゲートや配線の
遅延時間により、クロックφ_Ｂの立上がり側のクロック
φ20が有効になる場合と、クロックφ_Ｂの立下がり側の
クロックφ20が有効になる場合がでてくる。

また、クロックφ_Ｂとクロックφ20の立下がりのタイミ
ングが完全に一致した場合、クロックφ_Ｂが立下がる瞬
間のクロックφ20のレベルを判定することはできず、カ
ウンタのクロックとして有効となるか否か、あるいはい
くつ有効となるかを判定することはできない。

このように上記従来の回路では、クロックφ_Ｂの前後に
おいてＰＷＭ用のカウント値が不定となってしまい、ク
ロックφ_Ｂによるカウンタのリセット後の１ビットがク
リティカルパスとなって出力波形も不定となってしまう
という問題があった。

この点を防止するためにクリティカルパス防止用の回路
を付加することも考えられるが、そうすると今度は回路
全体の規模が大きくなってしまうという問題が生じる。

［考案の目的］この考案は上記のような実情に鑑みてなされたもので、
特別な回路を付加することなく正確なＰＷＭ波形信号を
作成することのできる電子受信装置を提供することを目
的とする。

［考案の要点］この考案は、基準発振器の発振クロックの立下がり等の
パルス波形の終端に同期して電子受信を行なうためのデ
ジタルチューニング回路の基準クロックを作成し、ま
た、このデジタルチューニング回路の基準クロックの立
上がり等のパルス波形の先端に同期して計算を行なうた
めの制御装置の基準クロックを作成するようにしたもの
である。

［考案の実施例］以下図面を参照してこの考案の一実施例を説明する。

第１図はクロック発生回路の回路構成を示すもので、21
は発振器である。発振器21の発振クロックａはバイナリ
カウンタとなるフリップフロップ（以下「Ｆ．Ｆ」と略
称する）22のクロック端子ＣＫに送られると共に、イン
バータ23を介して反転され、ノア回路24,25に入力され
る。さらにＦ．Ｆ22の出力Ｑがクロックｂとしてノア回
路24に、同出力がノア回路25に入力される。ノア回路
24の出力がＤＴＳデジタルチューニング回路用の基準ク
ロックφ10として後段の処理回路で使用される他、Ｆ．
Ｆ26のセット用のクロック端子ＣＫＸに入力される。同
様にノア回路25の出力がＤＴＳデジタルチューニング回
路用の基準クロックφ20として後段の処理回路で使用さ
れる他、Ｆ．Ｆ26の出力用のクロック端子ＣＫＹに入力
される。Ｆ．Ｆ26は、入力端子Ｉの入力を、上記クロッ
ク端子ＣＫＸに入力されるクロックφ10に従ってセット
し、上記クロック端子ＣＫＹに入力されるクロックφ20
に従って出力端子Ｘからクロックｃとして出力する。こ
のクロックｃは、バイナリカウンタとなるＦ．Ｆ27のク
ロック端子ＣＫに送られる一方、インバータ28を介して
反転された後、ノア回路29,30、上記Ｆ．Ｆ26の入力端
子Ｉに送られる。Ｆ．Ｆ27の出力Ｑがクロックｄとして
ノア回路29に、同出力がノア回路30に入力される。そ
して、ノア回路29の出力が制御装置用の基準クロックφ
２として後段の処理回路で使用され、同様にノア回路30
の出力が制御装置用の基準クロックφ１として後段の処
理回路で使用される。

上記のような構成にあって、その動作タイミングは第２
図に示すようになる。すなわち、上記Ｆ．Ｆ26とインバ
ータ28とで２相反転バイナリカウンタが構成されるもの
で、Ｆ．Ｆ26は上述したようにクロックφ10でセット
し、クロックφ20で出力する。したがって、クロックφ
１，φ２がクロックφ20の立上がりに同期して出力され
るようになる。その結果、ビットセット命令をセットす
るためのクロックφ_Ｂがリセットを完了した後にクロッ
クφ20が立下がるようになるので、クロックφ20のレベ
ルが不定となることはなくなる。

なお、クロックａ，ｂからＤＴＳデジタルチューニング
回路用のクロックφ10，φ20を作成する回路として、上
記第５図で示したようなアンド回路ではなくノア回路2
4,25を使用したのは、発振出力を分周していく際に立上
がり同期で分周していくと瞬時的なノイズパルス、所謂
ヒゲ、が発生するので、これに対処し、ヒゲを発生しに
くくしたものであり、アンド回路を用いても理論的には
同じである。

次に上記第１図のクロック発生回路を用いた電卓機能を
有する電子受信装置の全体構成を第３図により説明す
る。同図において31はメインＲＯＭで、各種制御命令を
記憶しており、出力ラインａから行アドレス、出力ライ
ンｂから桁アドレス、出力ラインｃからオペレーション
（制御命令）、出力ラインｄからコードデータ、出力ラ
インｅから次アドレスを出力する。上記メインＲＯＭ31
の出力ラインａ，ｂから出力される行アドレス及び桁ア
ドレスはＡＣＳ（オート・カウンタ・システム）制御回
路32を介してＡＣＳ回路33及びＲＡＭ34へ送られる。Ａ
ＣＳ制御回路32は、ＡＣＳ回路33に制御命令を与え、Ｒ
ＡＭ34の桁アドレスを指定する。上記ＡＣＳ回路33は、
例えばアップ／ダウンカウンタにより構成され、ＡＣＳ
制御回路32の制御に従って動作し、ＲＡＭ34内のレジス
タに対する桁指定を行なう。すなわち、メインＲＯＭ31
のＲＡＭ34に対する桁指定は１桁しか行なわれないの
で、複数桁に亘って同じオペレーションを行なう場合に
ＡＣＳ回路33により同じアドレスを指定桁よりカウント
アップあるいはカウントダウンし、その値により順次Ｒ
ＡＭ34の桁を順次指定するようにしている。このときの
桁指定数の制御は、ＡＣＳ制御回路32により行なわれ
る。

また、第３図において、上記メインＲＯＭ31の出力ライ
ンｃから出力される制御命令はインストラクション・デ
コーダ35へ送られ、出力ラインｄから出力されるコード
データはバスラインＢＬを介して加減算回路（図では
「ＦＡＳ」と表わす）36及びＤＴＳ回路37へ送られる。
上記バスラインＢＬには、キー入力部38が接続されると
共にＲＡＭ34の出力端が接続される。そして、上記メイ
ンＲＯＭ31の出力ラインｅから出力される次アドレス
は、アドレス指定回路39へ送られる。また、このアドレ
ス指定回路39には、上記加減算回路36の加減算結果に対
してデータの有無及びキャリー信号の有無等を判断する
判断部40から判断信号が与えられる。上記アドレス指定
回路39は、パワーオン時にＰＯＣ（パワーオンクリア）
回路41によりクリアされ、その後、メインＲＯＭ31から
の次アドレス及び判断部40からの判断信号に基づいてメ
インＲＯＭ31の次アドレスを指定する。

そして、上記メインＲＯＭ31により加減算回路36の演算
動作が制御される。上記加減算回路36は、通常は４ビッ
トパラレル・バイナリ演算（16進）を行なうが、上記Ａ
ＣＳ回路33が作動している場合には、ＤＴＳ回路37の作
動中を除いて４ビットパラレルＢＣＤ演算に切換えられ
る。すなわち、通常ＲＡＭ34は４ビット構成であり、16
進で表わされるので、システム内部で使用する演算には
16進をそのまま利用してバイナリ演算を行なった方が便
利である。しかし、電卓で扱う数字は10進であり、ＲＡ
Ｍ34の内部でもＢＣＤコードで記憶している。従って、
これを使用した演算はＢＣＤ演算となるので、加減算回
路36に対して上記したように演算モードの切換えを行な
っている。

しかして、上記ＲＡＭ34には、キー入力部38からのキー
入力データ，加減算回路36の演算データ等が書込まれ、
表示レジスタにセットされたデータがデコーダ42により
デコーダされて表示部43へ送られる。また、上記デコー
ダ42のデコーダ出力の一部は、キー制御回路44へ送られ
る。このキー制御回路44は、デコーダ42からの信号によ
りサンプリング信号等のキー制御信号を発生し、上記キ
ー入力部38へ出力する。

一方、上記インストラクション・デコーダ35は、メイン
ＲＯＭ31からの制御命令をデコードし、各種制御命令を
出力すると共に、表示制御回路45に与えて表示制御クロ
ックを発生させ、この表示制御クロックにより表示部43
の動作タイミングを制御している。また、上記インスト
ラクション・デコーダ35は、メインＲＯＭ31からの制御
命令に従ってクロック発生装置46を制御し、クロックパ
ルスφ_Ｂ，φ_Ｃを発生させる。このクロックパルスφ_Ｂ
は、ＤＴＳ回路37の分解能をセットするためのセット命
令として、クロックパルスφ_ＣはＤＴＳ回路37にＲＡＭ
34から受信データとしてのカウント値をセットするため
のセット命令として、それぞれＤＴＳ回路37に与えられ
る。このＤＴＳ回路37は、ＲＡＭ34からセットされたカ
ウント値に対応する幅のＰＷＭ信号をＤ／Ａ変換回路37
aへ出力するが、その分解能はＲＡＭ34からセットされ
るデータにより変化する。更にこのＤＴＳ制御回路37
は、動作中を示すＣＫＺ信号をＡＣＳ制御回路32へ出力
する。

また、第３図において47は直流電源例えば３Ｖの電池
で、レギュレータ48に供給される。このレギュレータ48
は、電池47から供給される３Ｖの電圧を1/2の電圧Ｖ
_ＤＤに降圧し、安定化された電圧として上記各回路部に
供給すると共に倍電圧回路49に出力する。この倍電圧回
路49は、上記Ｖ_ＤＤ電圧をクロック発生回路50からのク
ロックパルスにより２倍（３Ｖ）に昇圧し、Ｖ_ＤＢとし
て上記表示部43へ供給する。このクロック発生回路50が
上記第１図に示した構成とされるもので、デジタルチュ
ーニング回路のためのクロックφ10，φ20と電卓演算の
ための制御装置制御用のクロックφ１，φ２とを出力す
るものである。

次いで、上記ＤＴＳ回路37の詳細な回路構成について第
４図により説明する。このＤＴＳ回路37は、８ビット
（分解能２^８）〜１５ビット（分解能２^１５）までのＰ
ＷＭ信号を出力することができるように構成されてい
る。但し、本実施例ではチューニング時に１０ビット
と，１２ビットのみを使用している。しかして、ＲＡＭ
34内の同調カウンタから１デジット（４ビット）単位で
送られてくる同調データは、４ビット・フリップフロッ
プ51に入力されると共に、インバータ52a〜52dを介して
４ビット・２相フリップフロップ53aへ送られる。この
フリップフロップ53aには、４ビット・２相のフリップ
フロップ53b〜53dが縦続接続される。上記フリップフロ
ップ53a〜53dは、上記クロック発生回路46から送られて
くるクロックパルスφ_Ｃによりデータを読込み、パルス
ジェネレータ50からのクロックパルスφ１により出力す
る。そして、上記フリップフロップ53a〜53dの出力デー
タは、３ビット・フリップフロップ54a及び４ビットフ
リップフロップ54b〜54dへそれぞれ送られる。この場
合、フリップフロップ54aには、フリップフロップ53aの
出力信号のうち上位３ビットの信号が与えられる。そし
て、上記フリップフロップ54c,54dの出力信号は一致回
路55Aへ送られ、フリップフロップ54a,54bの出力信号は
一致回路55Bへ送られる。上記一致回路55Aは、オア回路
56a〜56h，ナンド回路57a〜57d，ノア回路58からなり、
オア回路56a〜56hに上記フリップフロップ54c,54d及び
８段立下りバイナリカウンタ59aの出力信号が入力され
る。そして、上記オア回路56a,56bの出力がナンド回路5
7aに、オア回路56c,56dの出力がナンド回路57bに、オア
回路56e,56fの出力がナンド回路57cに、オア回路56g,56
hの出力がナンド回路57dにそれぞれ入力される。上記ナ
ンド回路57a〜57dの出力信号はノア回路58へ入力され、
このノア回路58の出力信号が一致信号Ａとしてタイミン
グ・カウンタ60へ送られる。一方、上記一致回路55B
は、ノア回路61，オア回路62a〜62fからなり、ノア回路
61及びオア回路62a〜62fにフリップフロップ54a,54b及
び８段立下りバイナリカウンタ59bの出力信号が入力さ
れる。そして、上記オア回路62a,62bの出力がノア回路6
3aに，オア回路62c,62dの出力がノア回路63bに，オア回
路62e,62fの出力がノア回路63cに入力される。更に上記
ノア回路63a〜63cの出力信号は、ノア回路61の出力信号
と共にノア回路64に入力され、このノア回路64の出力信
号が一致信号Ｂとしてタイミング・カウンタ60へ送られ
る。

一方、上記４ビット・フリップフロップ51は、１デジッ
ト単位で送られてくるデータをタイミング信号φ_Ｂに同
期して読込み、デコーダ65へ出力する。このデコーダ65
は、フリップフロップ51にセットされたデータをデコー
ドしてビット切換回路66へ出力する。オア回路67は、タ
イミング信号φ_Ｂが入力されると共にバイナリカウンタ
59bの最上位ビットの出力信号φ_Ｒが入力されるもの
で、その出力信号がタイミング・カウンタ60へ出力され
ると共に，バイナリカウンタ59a,59bのリセット端子及
びキャンセル回路69へ出力される。このキャンセル回路
69には、第３図のインストラクション・デコーダ35から
送られてくるタイミング信号φ_ＯＰが入力される。この
キャンセル回路69は、常時は上記オア回路67の出力信号
φ_Ｒ′をフリップフロップ54a〜54dにラッチクロックと
して出力するが、タイミング信号φ_ＯＰが与えられてい
る間は、φ_Ｒ′がフリップフロップ54a〜54cに出力され
ないようにこれをキャンセルする。

しかして、上記バイナリカウンタ59aは、立下りエッジ
でトリガされて出力が反転されるバイナリカウンタ８段
で構成され、その８ビットのカウント出力が一致回路55
Aへ送られると共に、最上位ビットの出力信号がビット
切換回路66及びタイミング・カウンタ60へ送られる。ま
た、バイナリカウンタ59bは、バイナリカウンタ59aと同
様に構成され、バイナリカウンタ59aからビット切換回
路66を介して与えられる最上位出力信号の立下りエッジ
でカウントアップするが、ビット切換回路66によりカウ
ントアップ信号の入力ビット位置が切換られる。すなわ
ち、ビット切換回路66は、フリップフロップ51にセット
されたビットセットデータが８ビット指定であればバイ
ナリカウンタ59aからの最上位出力信号をバイナリカウ
ンタ59bの最上位のカウンタに入力し、９ビット指定で
はその１段下のカウンタに入力し、１５ビット指定では
最下位のカウンタに入力する。

上記タイミングカウンタ60は、バイナリカウンタ59aと
同調データの上位８ビットの一致信号ＡによってＰＷＭ
信号の基本パターンを作成する。この基本パターンの１
周期はクロックφ20の２^８（２５６カウント）分であ
る。そして、この基本パターンが１サイクル内に含まれ
る数をクロックφ_Ｒ′で設定し、この１サイクル内で基
本パターンのローレベル数をクロックφ20の１カウント
分だけ増やしたパターン、すなわち補正パターンをいく
つにするかを一致信号Ｂによって決めている。

しかして、上記のように構成されるＤＴＳ回路37におい
て、８段立下がりバイナリカウンタ59Aはオア回路59を
介して与えられるクロックφ_Ｂでリセットされ、クロッ
クφ20の立下がりによってカウントアップする。一方、
クロックφ２及びクロックφ20は第１図に示したクロッ
ク発生回路50により作成され、クロックφ_Ｂはクロック
φ２に同期して出力されるものであるから、クロックφ
_Ｂはクロックφ20の立上がりに同期したクロックとなっ
ている。したがって、８段立下がりバイナリカウンタ59
Aにクロックφ_Ｂ及びクロックφ20が印加されたとき
に、クリティカルパスが発生することはない。

［考案の効果］以上詳述したようにこの考案によれば、基準発振器の発
振クロックのパルス波形の終端に同期して電子受信を行
なうためのデジタルチューニング回路の基準クロックを
作成し、また、このデジタルチューニング回路の基準ク
ロックのパルス波形の先端に同期して計算を行なうため
の制御装置の基準クロックを作成するようにしたので、
特別な回路を付加することなく正確なＰＷＭ波形信号を
作成することのできる電子受信装置を提供することがで
きる。

【図面の簡単な説明】

第１図乃至第４図はこの考案の一実施例を示すもので、
第１図はクロック発生回路の構成を示すブロック図、第
２図は第１図の動作内容を示すタイミングチャート、第
３図は第１図のクロック発生回路を使用したラジオ受信
機の全体構成を示すブロック図、第４図は第３図のＤＴ
Ｓ回路の内部構成を示すブロック図、第５図は従来のク
ロック発生回路の構成を示すブロック図、第６図は第５
図の動作内容を示すタイミングチャートである。 11,21…発振器、31…メインＲＯＭ、32…ＡＣＳ制御回
路、33…ＡＣＳ回路、34…ＲＡＭ、35…インストラクシ
ョン・デコーダ、 36…加減算回路、37…ＤＴＳ回路、38…キー入力部、39
…アドレス指定回路、40…判断部、41…ＰＯＣ回路、4
2,65…デコーダ、43…表示部、44…キー判断部、45…表
示制御回路、48…レギュレータ、49…倍圧回路、50…ク
ロック発生回路、55A,55B…一致回路、59A,59B…８段立
下りバイナリカウンタ、60…タイミングカウンタ、66…
ビット切換回路、69…キャンセル回路。

Claims

【実用新案登録請求の範囲】

【請求項１】演算機能を備え、演算のための制御装置と
電子受信を行なうためのデジタルチューニング回路とを
備えており、該制御装置の基準クロックに比して該デジ
タルチューニング回路の基準クロックの周波数が高い電
子機器において、基準発振器の発振クロックのパルス波形の終端に同期
し、これを分周して上記デジタルチューニング回路の基
準クロックを作成する第１のクロック作成手段と、この第１のクロック作成手段によるデジタルチューニン
グ回路の基準クロックのパルス波形の先端に同期し、上
記基準発振器の発振クロックを分周して上記制御装置の
基準クロックを作成する第２のクロック作成手段とを具備したことを特徴とする電子受信装置。