JPH02101824A - 巡回冗長検査符号生成装置 - Google Patents
巡回冗長検査符号生成装置Info
- Publication number
- JPH02101824A JPH02101824A JP63253921A JP25392188A JPH02101824A JP H02101824 A JPH02101824 A JP H02101824A JP 63253921 A JP63253921 A JP 63253921A JP 25392188 A JP25392188 A JP 25392188A JP H02101824 A JPH02101824 A JP H02101824A
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- JP
- Japan
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- data
- bit
- circuit
- cyclic redundancy
- parallel data
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- Pending
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- Detection And Correction Of Errors (AREA)
- Error Detection And Correction (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
データ伝送においてデータブロックごとに誤り検出・訂
正を行なうために用いられるブロック訂正符号である巡
回冗長検査符号（ＣＲＣ符号）の生成装置に関し、 パラレルデータからＣＲＣ符号を生成する装置を得るこ
とを目的とし、 パラレルデータをラッチするシフトレジスタと、このシ
フトレジスタからのシフト出力が入力される演算回路と
、この演算回路による演算結果をビットごとにラッチす
るとともに上記シフトレジスタからのシフト出力の演算
期間中に各ビットごとのデータを上記演算回路に供給す
るフリップ・フロップ回路と、巡回冗長検査符号を生成
すべきデータブロックの処理が終了したときに上記演算
回路から巡回冗長検査符号をパラレルデータとして出力
するように構成する。
正を行なうために用いられるブロック訂正符号である巡
回冗長検査符号（ＣＲＣ符号）の生成装置に関し、 パラレルデータからＣＲＣ符号を生成する装置を得るこ
とを目的とし、 パラレルデータをラッチするシフトレジスタと、このシ
フトレジスタからのシフト出力が入力される演算回路と
、この演算回路による演算結果をビットごとにラッチす
るとともに上記シフトレジスタからのシフト出力の演算
期間中に各ビットごとのデータを上記演算回路に供給す
るフリップ・フロップ回路と、巡回冗長検査符号を生成
すべきデータブロックの処理が終了したときに上記演算
回路から巡回冗長検査符号をパラレルデータとして出力
するように構成する。
データ伝送においてデータブロックごとに誤り検出・訂
正を行なうために用いられるブロック訂正符号である巡
回冗長検査符号（Ｃｙｃｌｉｃ ｒｅｄｕｎｄａｎｃｙ
ｃｈｅｃｋ ｃｏｄｅ ） （以下、ＣＲＣ符号、
という）の生成装置に関する。
正を行なうために用いられるブロック訂正符号である巡
回冗長検査符号（Ｃｙｃｌｉｃ ｒｅｄｕｎｄａｎｃｙ
ｃｈｅｃｋ ｃｏｄｅ ） （以下、ＣＲＣ符号、
という）の生成装置に関する。
ＣＲＣ符号はシリアルデータの転送中に発生する符号誤
りを訂正するために広く用いられているが、従来はシリ
アルデータからこのＣＲＣ符号を生成するものであって
、パラレルデータがらＣＲＣ符号を生成する装置は知ら
れてぃなかった。
りを訂正するために広く用いられているが、従来はシリ
アルデータからこのＣＲＣ符号を生成するものであって
、パラレルデータがらＣＲＣ符号を生成する装置は知ら
れてぃなかった。
本発明は、パラレルデータからＣＲＣ符号を生成する装
置を得ることを目的とする。
置を得ることを目的とする。
第１図に示すように、パラレルデータをラッチするシフ
トレジスタｌと、このシフトレジスタからのシフト出力
が入力される演算回路４と、この演算回路４による演算
結果をビットごとにラッチするとともに、上記シフトレ
ジスタ１からのシフト出力の演算期間中に各ビットごと
のデータを上記演算回路４に供給するようにしたフリッ
プ・フロップ回路５と、巡回冗長検査を生成すべきデー
タブロックの処理が終了したときに上記演算回路４から
ＣＲＣ符号をパラレルデータとして出力するように構成
する。
トレジスタｌと、このシフトレジスタからのシフト出力
が入力される演算回路４と、この演算回路４による演算
結果をビットごとにラッチするとともに、上記シフトレ
ジスタ１からのシフト出力の演算期間中に各ビットごと
のデータを上記演算回路４に供給するようにしたフリッ
プ・フロップ回路５と、巡回冗長検査を生成すべきデー
タブロックの処理が終了したときに上記演算回路４から
ＣＲＣ符号をパラレルデータとして出力するように構成
する。
シフトレジスタ１にラッチされたパラレルデータは順次
シフト出力されて演算回路４に入力して演算される。演
算結果はビットごとにフリップ・フロップ回路５にラッ
チされ、またフリップ・フロップ回路５は演算期間中に
各ビットごとのデータを演算回路４に供給する。データ
ブロックの処理が終了したとき演算回路４からＣＲＣ符
号をパラレルデータとして出力する。
シフト出力されて演算回路４に入力して演算される。演
算結果はビットごとにフリップ・フロップ回路５にラッ
チされ、またフリップ・フロップ回路５は演算期間中に
各ビットごとのデータを演算回路４に供給する。データ
ブロックの処理が終了したとき演算回路４からＣＲＣ符
号をパラレルデータとして出力する。
この第１図は本発明を８ビツトパラレルデータについて
のＣＲＣ符号を生成するＣＲＣ符号生成装置に適用した
場合の実施例の構成を示す図であって、第２図に示した
動作説明のためのタイムチャートを参照しながら説明す
る。
のＣＲＣ符号を生成するＣＲＣ符号生成装置に適用した
場合の実施例の構成を示す図であって、第２図に示した
動作説明のためのタイムチャートを参照しながら説明す
る。
工６進カウンタ２は第２図に（ａｌで示した＃ｌクロン
クＣＫから同図（ｅ）、 （ｒ）に示した互いに逆相の
＃２クロックｃｋ、ｃｋ’を発生するためのものであっ
て、上記の＃１クロックＣＫの立下がりに同期した同図
（ｄ）に示すスタート信号Ｓがこのカウンタ２のリセッ
ト端子に印加されると、その立上がりから＃ｌクロック
の計数を開始し、同図（ｅ）。
クＣＫから同図（ｅ）、 （ｒ）に示した互いに逆相の
＃２クロックｃｋ、ｃｋ’を発生するためのものであっ
て、上記の＃１クロックＣＫの立下がりに同期した同図
（ｄ）に示すスタート信号Ｓがこのカウンタ２のリセッ
ト端子に印加されると、その立上がりから＃ｌクロック
の計数を開始し、同図（ｅ）。
（ｆ）に示すように周期が上記＃１クロツタの２倍であ
る計数出力を互いに逆相の＃２クロックｃｋ。
る計数出力を互いに逆相の＃２クロックｃｋ。
ｃｋ’としてシフトレジスタ１のクロック端子、フリッ
プ・フロップ回路５のクロック端子に供給する。
プ・フロップ回路５のクロック端子に供給する。
そして、第２図のタイミング［相］′、［相］に示した
ようにこの１６進カウンタ２が“１５”を計数したとき
に同図（ｇ）に示すキャリーＣを出力し、このキャリー
Ｃは前記＃１クロックＧＫが一方の入力端子に供給され
ているオア回路３の他方の端子に供給されるので、この
カウンタ２が“１５”を計数し終わったときから前記＃
１クロックがこのカウンタ２へ入力されても上記オア回
路３の出力はキャリー信号波形となり、このカウンタは
計数を停止して上記＃２クロックｃｋ、ｃｋ’の供給を
停止する。
ようにこの１６進カウンタ２が“１５”を計数したとき
に同図（ｇ）に示すキャリーＣを出力し、このキャリー
Ｃは前記＃１クロックＧＫが一方の入力端子に供給され
ているオア回路３の他方の端子に供給されるので、この
カウンタ２が“１５”を計数し終わったときから前記＃
１クロックがこのカウンタ２へ入力されても上記オア回
路３の出力はキャリー信号波形となり、このカウンタは
計数を停止して上記＃２クロックｃｋ、ｃｋ’の供給を
停止する。
一方、上記シフトレジスタ１のパラレルデータ入力端子
には最上位桁がＤ７で最下位桁がＤｏである８ビツトパ
ラレルデータＤ（第２図（ｂ））が供給されており、＃
１クロックＧＫの立下がりに同期して供給されるモード
信号Ｍが“Ｏｏであってカウンタ２がスタート信号Ｓに
よってリセットされて新たにカウントが開始されるとき
の＃２クロックｃｋ’の立上がりのタイミングので上記
パラレルデータＤをこのシフトレジスタｌにラッチする
。
には最上位桁がＤ７で最下位桁がＤｏである８ビツトパ
ラレルデータＤ（第２図（ｂ））が供給されており、＃
１クロックＧＫの立下がりに同期して供給されるモード
信号Ｍが“Ｏｏであってカウンタ２がスタート信号Ｓに
よってリセットされて新たにカウントが開始されるとき
の＃２クロックｃｋ’の立上がりのタイミングので上記
パラレルデータＤをこのシフトレジスタｌにラッチする
。
第２図（ｈｌに示すように、このラッチのタイミング■
で最上位桁Ｄ７ビツトが出力されるが、この出力される
ビットはシフトモードでクロックが入るごとにＤｓ、Ｄ
ｓ・・・−と順次変化することはこの図に示したとおり
である。
で最上位桁Ｄ７ビツトが出力されるが、この出力される
ビットはシフトモードでクロックが入るごとにＤｓ、Ｄ
ｓ・・・−と順次変化することはこの図に示したとおり
である。
続いて、予め定められている生成多項式の演算を行なう
ための演算回路４における演算結果を各桁ｃ０〜Ｃ１ご
とに■で示したタイミングにおいて各ビットに対応する
例えばＤ−フリップ・フロップによって構成されている
フリップ・フロップ回路５に各ビットごとに書込んでラ
ッチする。
ための演算回路４における演算結果を各桁ｃ０〜Ｃ１ご
とに■で示したタイミングにおいて各ビットに対応する
例えばＤ−フリップ・フロップによって構成されている
フリップ・フロップ回路５に各ビットごとに書込んでラ
ッチする。
次の■のタイミングにおいては、上記シフトレジスタ１
にラッチされていた８ビツトパラレルデータの２桁目の
ビットＤ、がシフトアウトされて演算回路４に入力され
、この演算が行なわれた結果は■のタイミングで各ビッ
トごとにフリップ・フロップ回路５にランチされる。
にラッチされていた８ビツトパラレルデータの２桁目の
ビットＤ、がシフトアウトされて演算回路４に入力され
、この演算が行なわれた結果は■のタイミングで各ビッ
トごとにフリップ・フロップ回路５にランチされる。
次の＃２クロックによる■のタイミングにおいては、上
位から３桁目のビットＤ、がシフトレジスタから演算回
路４にシフトアウトされ、Ｄ。
位から３桁目のビットＤ、がシフトレジスタから演算回
路４にシフトアウトされ、Ｄ。
Ｄｂビットについての処理結果をラッチしている上記フ
リップ・フロップ回路からの各桁ごとのデータとともに
演算が行なわれ、その結果は次の■のタイミングで再び
フリップ・フロップ回路５に各桁ごとにラッチされる。
リップ・フロップ回路からの各桁ごとのデータとともに
演算が行なわれ、その結果は次の■のタイミングで再び
フリップ・フロップ回路５に各桁ごとにラッチされる。
このようにしてパラレルデータを構成している最下位桁
Ｄ０までの演算が［相］のタイミングで終了したとき、
１６進カウンタ２からキャリーが出力されて前述のよう
にこのカウンタの計数動作は停止し、１つのパラレルデ
ータＤ０〜Ｄ７についての処理は終了する。
Ｄ０までの演算が［相］のタイミングで終了したとき、
１６進カウンタ２からキャリーが出力されて前述のよう
にこのカウンタの計数動作は停止し、１つのパラレルデ
ータＤ０〜Ｄ７についての処理は終了する。
なお、［相］の時点でのシフトアウトとフリップ・フロ
ップ回路５の出力とによる演算回路４での演算結果は、
次の８ビツトパラレルデータについてのスタート信号Ｓ
が“０”になって＃２クロックｃｋ’が立上がる［相］
のタイミングでラッチされる。
ップ回路５の出力とによる演算回路４での演算結果は、
次の８ビツトパラレルデータについてのスタート信号Ｓ
が“０”になって＃２クロックｃｋ’が立上がる［相］
のタイミングでラッチされる。
このような処理をＣＲＣ符号を生成すべきデータブロッ
クに属するパラレルデータごとに繰り返し、このデータ
ブロックに属するすべてのパラレルデータの処理が終了
したときにゲート６をオンにして演算回路４の出力Ｃ０
〜Ｃ６を取り出すことによって、このデータブロックに
ついての所要のＣＲＣ符号がパラレルデータｄ０〜ｄ７
として得られる。
クに属するパラレルデータごとに繰り返し、このデータ
ブロックに属するすべてのパラレルデータの処理が終了
したときにゲート６をオンにして演算回路４の出力Ｃ０
〜Ｃ６を取り出すことによって、このデータブロックに
ついての所要のＣＲＣ符号がパラレルデータｄ０〜ｄ７
として得られる。
この第１図図示の実施例におけるＣＲＣ符号演算回路４
は、その生成多項式として ｘ” ＋ｘ’ ＋ｘ’ ＋ｘ” ＋１ を用いた場合の例であって、ＦＯＲ回路４１．４ｚ＋４
ｚ、４ａを含むハードウェアによって上記多項式の演算
を行なうものであるが、この種の生成多項式およびその
演算回路は公知であるからその動作についての詳細な説
明は省略する。
は、その生成多項式として ｘ” ＋ｘ’ ＋ｘ’ ＋ｘ” ＋１ を用いた場合の例であって、ＦＯＲ回路４１．４ｚ＋４
ｚ、４ａを含むハードウェアによって上記多項式の演算
を行なうものであるが、この種の生成多項式およびその
演算回路は公知であるからその動作についての詳細な説
明は省略する。
第３図は本発明のＣＲＣ符号生成装置を適用したデータ
処理装置の構成図を示すもので、第１図について説明し
たＣＲＣ符号生成装置１０はｃｐＵｌｌとの間をデータ
バス１２、モード信号線、スタート信号線、＃ｌクロッ
ク伝送線、ゲート信号線およびリセット信号線で接続さ
れており、またこのＣＰＵはコントロールバス１３、ア
ドレスバス１４および上記データバス１２でメモリ１５
に接続されている。
処理装置の構成図を示すもので、第１図について説明し
たＣＲＣ符号生成装置１０はｃｐＵｌｌとの間をデータ
バス１２、モード信号線、スタート信号線、＃ｌクロッ
ク伝送線、ゲート信号線およびリセット信号線で接続さ
れており、またこのＣＰＵはコントロールバス１３、ア
ドレスバス１４および上記データバス１２でメモリ１５
に接続されている。
ＣＲＣ符号生成装置１０はＣＲＣ符号を生成すぺきデー
タブロックの最初のパラレルデータを処理する前にＣＰ
ＵＩＩからのリセット信号によってリセットされており
、このＣＰＵはメモリ１５のバッファ領域からデータを
１バイトずつ取出してパラレルデータとしてこのＣＲＣ
符号生成装置１０のシフトレジスタ（第１図１）に供給
する。
タブロックの最初のパラレルデータを処理する前にＣＰ
ＵＩＩからのリセット信号によってリセットされており
、このＣＰＵはメモリ１５のバッファ領域からデータを
１バイトずつ取出してパラレルデータとしてこのＣＲＣ
符号生成装置１０のシフトレジスタ（第１図１）に供給
する。
また、このＣＰＵはアドレスストローブ信号、Ｉ１０ラ
イト信号などから第２図（Ｃ）のモード信号および同図
（ｄ）のスタート信号を生成してこのＣＲＣ符号生成装
置に供給して上述のようにＣＲＣ符号を生成させる。
イト信号などから第２図（Ｃ）のモード信号および同図
（ｄ）のスタート信号を生成してこのＣＲＣ符号生成装
置に供給して上述のようにＣＲＣ符号を生成させる。
ＣＲＣ符号生成の対象とするデータブロックの処理が終
了するとＣＰＵＩＩは第１図のゲート６を導通させるた
めのゲート信号をこのＣＲＣ符号生成装置に印加してそ
の演算結果をＣＲＣ符号として読出してデータバス上に
出力し、このデータバス上のＣＲＣ符号は上記データブ
ロックの最後に付加されて受信側に伝送される。
了するとＣＰＵＩＩは第１図のゲート６を導通させるた
めのゲート信号をこのＣＲＣ符号生成装置に印加してそ
の演算結果をＣＲＣ符号として読出してデータバス上に
出力し、このデータバス上のＣＲＣ符号は上記データブ
ロックの最後に付加されて受信側に伝送される。
なお、受信側では受信データの誤りをこのＣＲＣ符号を
用いて検出・訂正するために使用することはいうまでも
ない。
用いて検出・訂正するために使用することはいうまでも
ない。
なお、以上の説明では８ビツトのパラレルデータを例に
とって説明したが、１６ビツトのパラレルデータの場合
には第１図の１６進カウンタ２を３２進カウンタに、ま
たシフトレジスタ１およびフリップ・フロップ回路５を
１６個の素子によってそれぞれ構成すればよいことは明
かであろう。
とって説明したが、１６ビツトのパラレルデータの場合
には第１図の１６進カウンタ２を３２進カウンタに、ま
たシフトレジスタ１およびフリップ・フロップ回路５を
１６個の素子によってそれぞれ構成すればよいことは明
かであろう。
また、このときの演算回路４としては、１６進データに
ついての所要の生成多項式の演算を行い得るものでなけ
ればならないことはいうまでもない。
ついての所要の生成多項式の演算を行い得るものでなけ
ればならないことはいうまでもない。
同様に１６ビツト以上のパラレルデータについてのＣＲ
Ｃ符号生成装置を構成し得ることもいうまでもなく明か
であろう。
Ｃ符号生成装置を構成し得ることもいうまでもなく明か
であろう。
す、ＣＰＵの負担も少ないという格別の効果が達成でき
る。
る。
第１図は本発明の実施例の構成を示すブロック図、第２
図はその動作を説明するためのタイムチャート、 第３図は本発明によるＣＲＣ符号生成装置を適用したデ
ータ処理装置の構成図である。 １・・・シフトレジスタ、４・・・演算回路、５・・・
フリップ・フロップ回路、６・・・ゲート回路。 〔発明の効果〕
図はその動作を説明するためのタイムチャート、 第３図は本発明によるＣＲＣ符号生成装置を適用したデ
ータ処理装置の構成図である。 １・・・シフトレジスタ、４・・・演算回路、５・・・
フリップ・フロップ回路、６・・・ゲート回路。 〔発明の効果〕
Claims (1)
- 【特許請求の範囲】 パラレルデータをラッチするシフトレジスタ（１）と、 このシフトレジスタからのシフト出力が入力される演算
回路（４）と、 この演算回路（４）による演算結果をビットごとにラッ
チするとともに、上記シフトレジスタからのシフト出力
の演算期間中に各ビットごとのデータを上記演算回路（
４）に供給するフリップ・フロップ回路（５）とを備え
、 巡回冗長検査符号を生成すべきデータブロックの処理が
終了したときに上記演算回路（４）から巡回冗長検査符
号をパラレルデータとして出力することを特徴とする巡
回冗長検査符号生成装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63253921A JPH02101824A (ja) | 1988-10-11 | 1988-10-11 | 巡回冗長検査符号生成装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63253921A JPH02101824A (ja) | 1988-10-11 | 1988-10-11 | 巡回冗長検査符号生成装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02101824A true JPH02101824A (ja) | 1990-04-13 |
Family
ID=17257878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63253921A Pending JPH02101824A (ja) | 1988-10-11 | 1988-10-11 | 巡回冗長検査符号生成装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02101824A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6560746B1 (en) | 1998-08-26 | 2003-05-06 | Telefonaktiebolaget Lm Ericsson | Parallel CRC generation circuit for generating a CRC code |
| KR100433632B1 (ko) * | 2002-04-09 | 2004-05-31 | 한국전자통신연구원 | 병렬 ｃｒｃ 계산장치 및 그 방법 |
-
1988
- 1988-10-11 JP JP63253921A patent/JPH02101824A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6560746B1 (en) | 1998-08-26 | 2003-05-06 | Telefonaktiebolaget Lm Ericsson | Parallel CRC generation circuit for generating a CRC code |
| KR100433632B1 (ko) * | 2002-04-09 | 2004-05-31 | 한국전자통신연구원 | 병렬 ｃｒｃ 계산장치 및 그 방법 |
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