JPH0666353B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0666353B2 JPH0666353B2 JP63126514A JP12651488A JPH0666353B2 JP H0666353 B2 JPH0666353 B2 JP H0666353B2 JP 63126514 A JP63126514 A JP 63126514A JP 12651488 A JP12651488 A JP 12651488A JP H0666353 B2 JPH0666353 B2 JP H0666353B2
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- JP
- Japan
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- inner lead
- semiconductor chip
- lead portion
- reference voltage
- lead frame
- Prior art date
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- Expired - Lifetime
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/40—Leadframes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Dram (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は過渡電流に基づく電源ノイズによる影響を緩
和するようにした半導体集積回路に関する。
和するようにした半導体集積回路に関する。
（従来の技術） 多くの半導体素子を集合させて一つの機能を持たせるよ
うにした集積回路装置、いわゆるＩＣは、素子を多数形
成した半導体チップを外囲器に封入することによって形
成されている。この半導体チップ上には、信号の入出力
や電源電圧の供給等を行なうために複数のパッド電極が
設けられている。
うにした集積回路装置、いわゆるＩＣは、素子を多数形
成した半導体チップを外囲器に封入することによって形
成されている。この半導体チップ上には、信号の入出力
や電源電圧の供給等を行なうために複数のパッド電極が
設けられている。
第８図は典型的なメモリＩＣチップの回路構成を示すブ
ロック図である。チップの外部からはアドレス信号がア
ドレス用のパッド電極11に入力される。このパッド電極
11に入力されたアドレス信号はアドレスバッファ12を介
してアドレスデコーダ13に入力され、このアドレスデコ
ーダ13のデコード出力に応じたメモリ回路14の番地から
データが読み出される。メモリ回路14から読み出された
データはセンスアンプ15によって増幅され、さらに出力
回路16を経由して出力バッファ17に入力される。そし
て、この出力バッファ17からデータ出力用のパッド電極
18を介してデータが外部に出力される。
ロック図である。チップの外部からはアドレス信号がア
ドレス用のパッド電極11に入力される。このパッド電極
11に入力されたアドレス信号はアドレスバッファ12を介
してアドレスデコーダ13に入力され、このアドレスデコ
ーダ13のデコード出力に応じたメモリ回路14の番地から
データが読み出される。メモリ回路14から読み出された
データはセンスアンプ15によって増幅され、さらに出力
回路16を経由して出力バッファ17に入力される。そし
て、この出力バッファ17からデータ出力用のパッド電極
18を介してデータが外部に出力される。
ところで、上記メモリＩＣチップを動作させるには電源
電圧と基準電圧とを外部から印加する必要がある。この
うち、電源電圧Ｖｃｃは電源用パッド電極19に印加さ
れ、基準電圧はＶｓｓ１とＶｓｓ２との二種類がそれぞ
れ専用の電源用パッド電極20、21に印加される。なお、
上記データ出力用のパッド電極18には負荷容量24が寄生
的に附随している。
電圧と基準電圧とを外部から印加する必要がある。この
うち、電源電圧Ｖｃｃは電源用パッド電極19に印加さ
れ、基準電圧はＶｓｓ１とＶｓｓ２との二種類がそれぞ
れ専用の電源用パッド電極20、21に印加される。なお、
上記データ出力用のパッド電極18には負荷容量24が寄生
的に附随している。
ここで、上記電源用パッド電極19に印加される電源電圧
Ｖｃｃは、アドレスバッファ12、アドレスデコーダ13、
メモリ回路14及びセンスアンプ15からなる内部回路22
と、出力回路16及び出力バッファ17からなる周辺回路23
に対して共通に供給されるが、基準電圧については内部
回路22と周辺回路23にＶｓｓ１とＶｓｓ２の二種類が独
立に供給される。この理由は次の通りである。
Ｖｃｃは、アドレスバッファ12、アドレスデコーダ13、
メモリ回路14及びセンスアンプ15からなる内部回路22
と、出力回路16及び出力バッファ17からなる周辺回路23
に対して共通に供給されるが、基準電圧については内部
回路22と周辺回路23にＶｓｓ１とＶｓｓ２の二種類が独
立に供給される。この理由は次の通りである。
メモリＩＣには種々の構成のものがあるが、代表的なＳ
ＲＡＭ（スタティック型ＲＡＭ）やＲＯＭ等では出力デ
ータが多ビットであるものが多く、８ビットあるいは１
６ビット等が一般的である。通常、各ビットデータが出
力される出力用のパッド電極に附随している上記負荷容
量24の値は通常１００ｐＦ程度である。多ビット構成の
メモリでは、この負荷容量を複数個、同時に充、放電す
る必要があり、チップ内の電源配線にはこの充、放電に
よる大きな電流が流れる。このため、チップ内における
配線長が特に長く、大きな抵抗成分やインダクタンス成
分を持った基準電圧配線に上記のような大きな電流が流
れると、チップ内で基準電圧が大きく変動する。このた
め、内部回路22には基準電圧Ｖｓｓ１を供給し、大きな
電流が流れる出力バッファを有する周辺回路23には基準
電圧Ｖｓｓ２を独立して供給することにより、基準電圧
Ｖｓｓ２にノイズが発生しても基準電圧Ｖｓｓ１が影響
を受けないようにしている。また、第８図では、出力回
路16及び出力バッファ17の基準電圧をＶｓｓ２にしてい
るが、出力回路16を内部回路用の基準電圧をＶｓｓ１に
し、出力バッファ17のみを基準電圧Ｖｓｓ２に接続する
場合もある。
ＲＡＭ（スタティック型ＲＡＭ）やＲＯＭ等では出力デ
ータが多ビットであるものが多く、８ビットあるいは１
６ビット等が一般的である。通常、各ビットデータが出
力される出力用のパッド電極に附随している上記負荷容
量24の値は通常１００ｐＦ程度である。多ビット構成の
メモリでは、この負荷容量を複数個、同時に充、放電す
る必要があり、チップ内の電源配線にはこの充、放電に
よる大きな電流が流れる。このため、チップ内における
配線長が特に長く、大きな抵抗成分やインダクタンス成
分を持った基準電圧配線に上記のような大きな電流が流
れると、チップ内で基準電圧が大きく変動する。このた
め、内部回路22には基準電圧Ｖｓｓ１を供給し、大きな
電流が流れる出力バッファを有する周辺回路23には基準
電圧Ｖｓｓ２を独立して供給することにより、基準電圧
Ｖｓｓ２にノイズが発生しても基準電圧Ｖｓｓ１が影響
を受けないようにしている。また、第８図では、出力回
路16及び出力バッファ17の基準電圧をＶｓｓ２にしてい
るが、出力回路16を内部回路用の基準電圧をＶｓｓ１に
し、出力バッファ17のみを基準電圧Ｖｓｓ２に接続する
場合もある。
他方、ＩＣは上記半導体チップの他に、インナーリード
部とこのインナーリード部と一体的に形成されたアウタ
ーリード部とから構成された複数のリードフレーム端子
が設けられている。そして、インナーリード部の先端部
分と半導体チップ上に設けられているパッド電極とがボ
ンディングワイヤと呼ばれ、例えばＡｕやＡｌ等からな
る金属細線で電気的に接続された後に、インナーリード
部が外囲器内に半導体チップといっしょに封入される。
他方、外囲器から導出しているアウターリード部は、所
定形状に切断及び折曲されることによって、例えばＤＩ
Ｐ型の外部端子として使用される。
部とこのインナーリード部と一体的に形成されたアウタ
ーリード部とから構成された複数のリードフレーム端子
が設けられている。そして、インナーリード部の先端部
分と半導体チップ上に設けられているパッド電極とがボ
ンディングワイヤと呼ばれ、例えばＡｕやＡｌ等からな
る金属細線で電気的に接続された後に、インナーリード
部が外囲器内に半導体チップといっしょに封入される。
他方、外囲器から導出しているアウターリード部は、所
定形状に切断及び折曲されることによって、例えばＤＩ
Ｐ型の外部端子として使用される。
第９図は上記メモリＩＣチップが封入され、外部端子が
２８ピンの外囲器の従来の内部構成を示す平面図であ
る。31はＩＣチップであり、このチップ上には電源電圧
Ｖｃｃ用のパッド電極19、基準電圧Ｖｓｓ１、Ｖｓｓ２
用のパッド電極20,21を始めとする種々のパッド電極が
設けられている。また、32はそれぞれリードフレーム端
子のインナーリード部、33はそれぞれボンディングワイ
ヤ、34は外囲器である。なお、電源電圧用以外のパッド
電極及びリードフレーム端子のアウターリード部は省略
した。
２８ピンの外囲器の従来の内部構成を示す平面図であ
る。31はＩＣチップであり、このチップ上には電源電圧
Ｖｃｃ用のパッド電極19、基準電圧Ｖｓｓ１、Ｖｓｓ２
用のパッド電極20,21を始めとする種々のパッド電極が
設けられている。また、32はそれぞれリードフレーム端
子のインナーリード部、33はそれぞれボンディングワイ
ヤ、34は外囲器である。なお、電源電圧用以外のパッド
電極及びリードフレーム端子のアウターリード部は省略
した。
図示するように、従来では出力バッファ等のように大き
な電流が流れる回路の基準電圧を半導体チップ上で他の
回路とは別にしているが、リードフレーム端子はインナ
ーリード部及びアウターリード部ともに共通にしてい
る。
な電流が流れる回路の基準電圧を半導体チップ上で他の
回路とは別にしているが、リードフレーム端子はインナ
ーリード部及びアウターリード部ともに共通にしてい
る。
ところで、近年、アクセス時間の短縮化が図られた高速
メモリでは、高速化のために出力負荷容量が急速に充、
放電するため、基準電圧供給用のリードフレーム端子に
おけるインダクタンス成分による基準電圧の変動が無視
できなくなってきた。例えば、第９図のようなＩＣの基
準電圧供給用リードフレーム端子の、インナーリード部
32におけるインダクタンスの値を求めてみる。インナー
リード部の自己インダクタンスＬは、インナーリード部
の長さをｌ、幅をｗ、厚さをｔとすると、近似的に次の
式で表わされる。
メモリでは、高速化のために出力負荷容量が急速に充、
放電するため、基準電圧供給用のリードフレーム端子に
おけるインダクタンス成分による基準電圧の変動が無視
できなくなってきた。例えば、第９図のようなＩＣの基
準電圧供給用リードフレーム端子の、インナーリード部
32におけるインダクタンスの値を求めてみる。インナー
リード部の自己インダクタンスＬは、インナーリード部
の長さをｌ、幅をｗ、厚さをｔとすると、近似的に次の
式で表わされる。
ここで典型的な値の例として、ｌ＝１．５（cm）、ｗ＝
０．０５（cm）、ｔ＝０．０２（cm）を上記１式に代入
すると、Ｌの値は１２．８（ｎＨ）となる。
０．０５（cm）、ｔ＝０．０２（cm）を上記１式に代入
すると、Ｌの値は１２．８（ｎＨ）となる。
他方、前記第８図にメモリにおける出力バッファ17の放
電電流を求めてみる。第１０図は、第８図中の出力バッ
ファ17に関係した部分の等価回路である。第１０図にお
いて、Ｃは負荷容量、Ｑはこの負荷容量Ｃを放電するた
めの出力バッファ内のＮチャネル型の出力トランジス
タ、Ｌは基準電圧供給用リードフレーム端子のインナー
リード部に存在する自己インダクタンス成分である。な
お、この場合は負荷容量Ｃの放電時を考えており、出力
バッファ内で電源電圧Ｖｃｃに接続されるＰチャネル型
の充電用の出力トランジスタはオフしているので、ここ
では省略してある。このメモリが８ビット構成の場合、
負荷容量Ｃの値は１ビット分の値である１００ｐＦの８
倍の８００ｐＦとなる。また、出力トランジスタ１個分
のチャネル幅Ｗ及びチャネル長Ｌの寸法は通常、Ｗ＝３
００（μｍ）、Ｌ＝２．２（μｍ）程度にされているの
で、８ビット分の出力トランジスタＱの等価的なチャネ
ル幅Ｗは２４００（μｍ）、チャネル長Ｌは２．２（μ
ｍ）となる。
電電流を求めてみる。第１０図は、第８図中の出力バッ
ファ17に関係した部分の等価回路である。第１０図にお
いて、Ｃは負荷容量、Ｑはこの負荷容量Ｃを放電するた
めの出力バッファ内のＮチャネル型の出力トランジス
タ、Ｌは基準電圧供給用リードフレーム端子のインナー
リード部に存在する自己インダクタンス成分である。な
お、この場合は負荷容量Ｃの放電時を考えており、出力
バッファ内で電源電圧Ｖｃｃに接続されるＰチャネル型
の充電用の出力トランジスタはオフしているので、ここ
では省略してある。このメモリが８ビット構成の場合、
負荷容量Ｃの値は１ビット分の値である１００ｐＦの８
倍の８００ｐＦとなる。また、出力トランジスタ１個分
のチャネル幅Ｗ及びチャネル長Ｌの寸法は通常、Ｗ＝３
００（μｍ）、Ｌ＝２．２（μｍ）程度にされているの
で、８ビット分の出力トランジスタＱの等価的なチャネ
ル幅Ｗは２４００（μｍ）、チャネル長Ｌは２．２（μ
ｍ）となる。
ここで、予め負荷容量Ｃにおける信号Doutが５（Ｖ）に
充電され、Doutが“１”レベルにされているとき、出力
トランジスタＱのゲートに第１１図の波形図に示すよう
な信号Dinが入力され、その後、トランジスタＱがオン
することによって流れる放電電流Ｉｓの変化を計算機に
よるシミュレーションによって求めた結果を第１２図の
特性図に示す。基準電圧Ｖｓｓ２に発生するノイズは上
記放電電流Ｉｓの時間的変化の割合い、すなわちｄＩｓ
／ｄｔに比例し、これの最大値ｄＩｓ／ｄｔ（max）は
図中の直線で示す位置の約７８×１０６（Ａ／Sec）と
なる。従って、上記負荷容量Ｃを放電する際の前記基準
電圧Ｖｓｓ２のパッド電極21における最大電圧Ｖｓｓ２
（max）は次式で表わされる。
充電され、Doutが“１”レベルにされているとき、出力
トランジスタＱのゲートに第１１図の波形図に示すよう
な信号Dinが入力され、その後、トランジスタＱがオン
することによって流れる放電電流Ｉｓの変化を計算機に
よるシミュレーションによって求めた結果を第１２図の
特性図に示す。基準電圧Ｖｓｓ２に発生するノイズは上
記放電電流Ｉｓの時間的変化の割合い、すなわちｄＩｓ
／ｄｔに比例し、これの最大値ｄＩｓ／ｄｔ（max）は
図中の直線で示す位置の約７８×１０６（Ａ／Sec）と
なる。従って、上記負荷容量Ｃを放電する際の前記基準
電圧Ｖｓｓ２のパッド電極21における最大電圧Ｖｓｓ２
（max）は次式で表わされる。
Ｖｓｓ２（max）＝Ｌ・ｄＩｓ／ｄｔ（max）…２ ここで、先ほど求めた、Ｌ＝１２．８（ｎＨ）、ｄＩｓ
／ｄｔ（max）＝７８×１０６（Ａ／Sec）を代入する
と、Ｖｓｓ２（max）≒１（Ｖ）となる。すなわち、前
記第９図に示すような従来のＩＣでは、本来ならば０
（Ｖ）であるチップ上のパッド電極21が最大で１（Ｖ）
まで上昇する。従って、パッド電極20もこの電圧変動の
影響を受けるため、従来では内部回路が誤動作し易くな
るという欠点がある。
／ｄｔ（max）＝７８×１０６（Ａ／Sec）を代入する
と、Ｖｓｓ２（max）≒１（Ｖ）となる。すなわち、前
記第９図に示すような従来のＩＣでは、本来ならば０
（Ｖ）であるチップ上のパッド電極21が最大で１（Ｖ）
まで上昇する。従って、パッド電極20もこの電圧変動の
影響を受けるため、従来では内部回路が誤動作し易くな
るという欠点がある。
（発明が解決しようとする課題） このように従来の半導体集積回路では、半導体チップ上
で電源電圧供給用のパッド電極を、電流が多く流れる回
路とそうでない回路とで独立して設けることによりノイ
ズによる誤動作の防止を図るようにしているが、それで
もまだ十分ではない。
で電源電圧供給用のパッド電極を、電流が多く流れる回
路とそうでない回路とで独立して設けることによりノイ
ズによる誤動作の防止を図るようにしているが、それで
もまだ十分ではない。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、電源電圧の経路に発生するノイズの
抑制を図ることにより、誤動作の発生を極めて低くおさ
えることができる半導体集積回路を提供することにあ
る。
あり、その目的は、電源電圧の経路に発生するノイズの
抑制を図ることにより、誤動作の発生を極めて低くおさ
えることができる半導体集積回路を提供することにあ
る。
［発明の構成］ （課題を解決するための手段） この発明の半導体集積回路は、少なくとも電源電圧を半
導体チップに供給するためのリードフレーム端子のアウ
ターリード部から先のインナーリード部を複数の部分に
分割したことを特徴とする。
導体チップに供給するためのリードフレーム端子のアウ
ターリード部から先のインナーリード部を複数の部分に
分割したことを特徴とする。
（作用） 複数の部分に分割されたインナーリード部のそれぞれを
半導体チップ上のパッド電極に対し独立に接続すること
により、分割されたインナーリード部相互間のノイズの
影響が大幅に緩和される。
半導体チップ上のパッド電極に対し独立に接続すること
により、分割されたインナーリード部相互間のノイズの
影響が大幅に緩和される。
（実施例） 以下、図面を参照してこの発明を実施例により説明す
る。
る。
第１図はこの発明の第１の実施例による外囲器の内部構
成を示す平面図である。この実施例によるＩＣでは、前
記第８図と同様に２個の基準電圧Ｖｓｓ１、Ｖｓｓ２用
のパッド電極20,21が設けられたメモリＩＣチップ31が
使用されている。第９図と同様、32はそれぞれリードフ
レーム端子のインナーリード部であり、33はそれぞれボ
ンディングワイヤ、34は外囲器である。なお、第１図で
はチップ上の基準電圧用以外のパッド電極と、リードフ
レーム端子のアウターリード部とは省略したが、第２図
のＩＣ全体の構成を示す斜示図のように各アウターリー
ド部35は外囲器34の外部に導出され、所定形状に切断及
び折曲されることにより、例えばＤＩＰ（デュアル・イ
ン・ライン）型の外部端子として使用される。
成を示す平面図である。この実施例によるＩＣでは、前
記第８図と同様に２個の基準電圧Ｖｓｓ１、Ｖｓｓ２用
のパッド電極20,21が設けられたメモリＩＣチップ31が
使用されている。第９図と同様、32はそれぞれリードフ
レーム端子のインナーリード部であり、33はそれぞれボ
ンディングワイヤ、34は外囲器である。なお、第１図で
はチップ上の基準電圧用以外のパッド電極と、リードフ
レーム端子のアウターリード部とは省略したが、第２図
のＩＣ全体の構成を示す斜示図のように各アウターリー
ド部35は外囲器34の外部に導出され、所定形状に切断及
び折曲されることにより、例えばＤＩＰ（デュアル・イ
ン・ライン）型の外部端子として使用される。
この実施例によるＩＣでは、基準電圧Ｖｓｓ１、Ｖｓｓ
２用のリードフレーム端子のインナーリード部32が、第
１図では図示しないリードフレーム端子のアウターリー
ド部から先が２つのインナーリード部32A,32Bに分割さ
れており、それぞれのインナーリード部32A,32Bの先端
部と、チップ上の２個のパッド電極20,21との間が各ボ
ンディングワイヤ33でそれぞれ接続されている。
２用のリードフレーム端子のインナーリード部32が、第
１図では図示しないリードフレーム端子のアウターリー
ド部から先が２つのインナーリード部32A,32Bに分割さ
れており、それぞれのインナーリード部32A,32Bの先端
部と、チップ上の２個のパッド電極20,21との間が各ボ
ンディングワイヤ33でそれぞれ接続されている。
このような構成において、前記出力バッファ17が設けら
れている周辺回路23（いずれも第８図に図示）に大きな
電流が流れ、パッド21における基準電圧Ｖｓｓ２が前記
のように瞬時的に１（Ｖ）程度浮いたとする。このとき
の基準電圧Ｖｓｓ２の電圧変動はリードフレーム端子の
インナーリード部32Bに伝達される。ところが、内部回
路22（第８図に図示）が接続されているパッド20は、独
立したボンディングワイヤ33及び上記インナーリード部
32Bとは分割されているインナーリード部32Aを介してリ
ードフレーム端子の同じアウターリード部35（第２図に
図示）と接続されている。このため、インナーリード部
32Bに伝達された基準電圧Ｖｓｓ２の電圧変動は内部回
路22が接続されたインナーリード部32Aには伝達されな
い。従って、基準電圧Ｖｓｓ１は出力バッファに流れる
電流に影響を受けず常に安定となり、内部回路22は誤動
作を起こすことなく、正常動作が行われる。高速動作が
必要なＩＣメモリでは、特に出力バッファに多くの電流
を瞬時的に流す必要があり、このように基準電圧用のイ
ンナーリード部を分割することによる、内部回路に対す
る電源ノイズの低減効果は大きい。
れている周辺回路23（いずれも第８図に図示）に大きな
電流が流れ、パッド21における基準電圧Ｖｓｓ２が前記
のように瞬時的に１（Ｖ）程度浮いたとする。このとき
の基準電圧Ｖｓｓ２の電圧変動はリードフレーム端子の
インナーリード部32Bに伝達される。ところが、内部回
路22（第８図に図示）が接続されているパッド20は、独
立したボンディングワイヤ33及び上記インナーリード部
32Bとは分割されているインナーリード部32Aを介してリ
ードフレーム端子の同じアウターリード部35（第２図に
図示）と接続されている。このため、インナーリード部
32Bに伝達された基準電圧Ｖｓｓ２の電圧変動は内部回
路22が接続されたインナーリード部32Aには伝達されな
い。従って、基準電圧Ｖｓｓ１は出力バッファに流れる
電流に影響を受けず常に安定となり、内部回路22は誤動
作を起こすことなく、正常動作が行われる。高速動作が
必要なＩＣメモリでは、特に出力バッファに多くの電流
を瞬時的に流す必要があり、このように基準電圧用のイ
ンナーリード部を分割することによる、内部回路に対す
る電源ノイズの低減効果は大きい。
第３図はこの発明の第２の実施例による外囲器34と、こ
の外囲器34の内部に封入されるリードフレーム端子の構
成を示す平面図である。図において、36は前記半導体チ
ップが載置されるベッド部であり、37及び38はこのベッ
ド部36を保持する吊りピン部であり、さらに39はそれぞ
れ上記各吊りピン部37,38を固定するための保持部であ
る。
の外囲器34の内部に封入されるリードフレーム端子の構
成を示す平面図である。図において、36は前記半導体チ
ップが載置されるベッド部であり、37及び38はこのベッ
ド部36を保持する吊りピン部であり、さらに39はそれぞ
れ上記各吊りピン部37,38を固定するための保持部であ
る。
この実施例によるＩＣでは、上記第１図の実施例と同様
に前記基準電圧用のインナーリード部32を、一方の基準
電圧Ｖｓｓ１用のインナーリード部32Aと、他方の基準
電圧Ｖｓｓ２用のインナーリード部32Bとに分割すると
共に、前記電源電圧Ｖｃｃ用のインナーリード部32Cを
図示しない他の信号入出力用のインナーリード部よりも
大きな面積となるように構成したものである。さらにこ
の実施例では、上記基準電圧用及び電源電圧用のインナ
ーリード部を含む、外囲器34の四隅に配置された各イン
ナーリード部32に対し、外囲器34を例えばトランスファ
・モールド法等による樹脂成型によって形成する際に、
各インナーリード部が所定の位置からずれないようにす
るための補強用の吊りピン部40を追加するようにしたも
のである。
に前記基準電圧用のインナーリード部32を、一方の基準
電圧Ｖｓｓ１用のインナーリード部32Aと、他方の基準
電圧Ｖｓｓ２用のインナーリード部32Bとに分割すると
共に、前記電源電圧Ｖｃｃ用のインナーリード部32Cを
図示しない他の信号入出力用のインナーリード部よりも
大きな面積となるように構成したものである。さらにこ
の実施例では、上記基準電圧用及び電源電圧用のインナ
ーリード部を含む、外囲器34の四隅に配置された各イン
ナーリード部32に対し、外囲器34を例えばトランスファ
・モールド法等による樹脂成型によって形成する際に、
各インナーリード部が所定の位置からずれないようにす
るための補強用の吊りピン部40を追加するようにしたも
のである。
このように、電源電圧Ｖｃｃ用のインナーリード部32C
の面積を大きくすることによって、電源電圧Ｖｃｃにお
けるノイズも緩和することができる。しかも、補強用の
吊りピン部40を追加することによって、インナーリード
部32の本数の増加や面積の増大が発生しても、各インナ
ーリード部の強度低下を防止することができる。
の面積を大きくすることによって、電源電圧Ｖｃｃにお
けるノイズも緩和することができる。しかも、補強用の
吊りピン部40を追加することによって、インナーリード
部32の本数の増加や面積の増大が発生しても、各インナ
ーリード部の強度低下を防止することができる。
第４図はこの発明の第３の実施例による外囲器34と、こ
の外囲器34の内部に封入されるリードフレーム端子の構
成を示す平面図である。この実施例では上記第１図の実
施例と同様に前記基準電圧用のインナーリード部32を、
一方の基準電圧Ｖｓｓ１用のインナーリード部32Aと、
他方の基準電圧Ｖｓｓ２用のインナーリード部32Bとに
分割すると共に、前記電源電圧Ｖｃｃ用のインナーリー
ド部もインナーリード部32Dと32Eの二つに分割するよう
にしたものである。この場合、図示しない半導体チップ
上にはＶｃｃ用の電極パッドを二つ設けるようにしても
良く、あるいは一つのみ設けるようにしてもよい。チッ
プ上にＶｃｃ用の電極パッドを一つのみ設けるときに
は、上記インナーリード部32Dと32Eとが別々のボンディ
ングワイヤでチップ上の同一の電極パッドと接続され
る。なお、この実施例の場合にも、吊りピン部37,38は
それぞれ保持部39によって固定されており、外囲器34の
四隅に配置された各インナーリード部32に対して補強用
の吊りピン部40が追加されている。
の外囲器34の内部に封入されるリードフレーム端子の構
成を示す平面図である。この実施例では上記第１図の実
施例と同様に前記基準電圧用のインナーリード部32を、
一方の基準電圧Ｖｓｓ１用のインナーリード部32Aと、
他方の基準電圧Ｖｓｓ２用のインナーリード部32Bとに
分割すると共に、前記電源電圧Ｖｃｃ用のインナーリー
ド部もインナーリード部32Dと32Eの二つに分割するよう
にしたものである。この場合、図示しない半導体チップ
上にはＶｃｃ用の電極パッドを二つ設けるようにしても
良く、あるいは一つのみ設けるようにしてもよい。チッ
プ上にＶｃｃ用の電極パッドを一つのみ設けるときに
は、上記インナーリード部32Dと32Eとが別々のボンディ
ングワイヤでチップ上の同一の電極パッドと接続され
る。なお、この実施例の場合にも、吊りピン部37,38は
それぞれ保持部39によって固定されており、外囲器34の
四隅に配置された各インナーリード部32に対して補強用
の吊りピン部40が追加されている。
第５図はこの発明の第４の実施例による外囲器34と、こ
の外囲器34の内部に封入されるリードフレーム端子の構
成を示す平面図である。この実施例では、前記第３図の
実施例において二つに分割されていた基準電圧Ｖｓｓ１
用のインナーリード部32Aと32Bをまとめてインナーリー
ド部32Fとして一体化し、このインナーリード部32Fを電
源電圧Ｖｃｃ用のインナーリード部32Cと同様に他の信
号入出力用のインナーリード部よりも大きな面積となる
ように構成したものである。
の外囲器34の内部に封入されるリードフレーム端子の構
成を示す平面図である。この実施例では、前記第３図の
実施例において二つに分割されていた基準電圧Ｖｓｓ１
用のインナーリード部32Aと32Bをまとめてインナーリー
ド部32Fとして一体化し、このインナーリード部32Fを電
源電圧Ｖｃｃ用のインナーリード部32Cと同様に他の信
号入出力用のインナーリード部よりも大きな面積となる
ように構成したものである。
第６図はこの発明の第５の実施例による外囲器34と、こ
の外囲器34の内部に封入されるリードフレーム端子の構
成を示す平面図である。この実施例では、前記第３図の
実施例における一方の基準電圧Ｖｓｓ１用のインナーリ
ード部32Aと、ベッド部36を保持する一方の吊りピン部
３８とを接続する接続部41を設けることにより、インナ
ーリード部32Aで伝達される基準電圧Ｖｓｓ１を上記接
続部41、吊りピン部38及びベッド部36を介して他方側の
吊りピン部37に導き、さらにこの吊りピン部37に新たな
インナーリード部32Gを設けるようにしたものである。
このインナーリード部32Gを設けることにより、チップ
上にはＶｓｓ用の電極パッドをもう１個設けることがで
きる。
の外囲器34の内部に封入されるリードフレーム端子の構
成を示す平面図である。この実施例では、前記第３図の
実施例における一方の基準電圧Ｖｓｓ１用のインナーリ
ード部32Aと、ベッド部36を保持する一方の吊りピン部
３８とを接続する接続部41を設けることにより、インナ
ーリード部32Aで伝達される基準電圧Ｖｓｓ１を上記接
続部41、吊りピン部38及びベッド部36を介して他方側の
吊りピン部37に導き、さらにこの吊りピン部37に新たな
インナーリード部32Gを設けるようにしたものである。
このインナーリード部32Gを設けることにより、チップ
上にはＶｓｓ用の電極パッドをもう１個設けることがで
きる。
第７図はこの発明の第６の実施例による外囲器34と、こ
の外囲器34の内部に封入されるリードフレーム端子の構
成を示す平面図である。前記第３図の実施例のように、
基準電圧用のインナーリードをＶｓｓ１用のインナーリ
ード部32AとＶｓｓ２用のインナーリード部32Bとに分割
すると、吊りピン部38を中心にして図中、下側に設けら
れるインナーリード部の数が上側に設けられるインナー
リード部の数よりも多くなる。この場合、第３図に示す
ように、吊りピン部38をベッド部36の中央から導出する
と、上下のインナーリード部の配置のバランス及び強度
の上からリードフレーム端子が設計しにくくなることが
ある。
の外囲器34の内部に封入されるリードフレーム端子の構
成を示す平面図である。前記第３図の実施例のように、
基準電圧用のインナーリードをＶｓｓ１用のインナーリ
ード部32AとＶｓｓ２用のインナーリード部32Bとに分割
すると、吊りピン部38を中心にして図中、下側に設けら
れるインナーリード部の数が上側に設けられるインナー
リード部の数よりも多くなる。この場合、第３図に示す
ように、吊りピン部38をベッド部36の中央から導出する
と、上下のインナーリード部の配置のバランス及び強度
の上からリードフレーム端子が設計しにくくなることが
ある。
そこで、この実施例では、上下のインナーリード部の本
数を考慮し、吊りピン部38をベッド部36の中央からずら
せて導出するようにしたものである。
数を考慮し、吊りピン部38をベッド部36の中央からずら
せて導出するようにしたものである。
このように、上記各実施例によれば基準電圧もしくは電
源電圧を供給するインナーリード部を分割するか、もし
くはこのインナーリード部の面積を他の信号用のインナ
ーリード部よりも大きくするようにしたので、電源電圧
の経路に発生するノイズの抑制が図れ、ノイズによる誤
動作の防止を図ることができる。
源電圧を供給するインナーリード部を分割するか、もし
くはこのインナーリード部の面積を他の信号用のインナ
ーリード部よりも大きくするようにしたので、電源電圧
の経路に発生するノイズの抑制が図れ、ノイズによる誤
動作の防止を図ることができる。
さらに上記各実施例では、例えば第３図に示すように基
準電圧用のインナーリード32A,32Bと電源電圧Ｖｃｃ用
のインナーリード部32Cを除く他のインナーリードは、
全て上下対象の状態で配置されている。このような配置
とすることにより、リードフレーム端子をプレス加工に
より成型する際、プレス用の刃の設計が少なくでき、金
型設計に要するコストを低減化することができる。
準電圧用のインナーリード32A,32Bと電源電圧Ｖｃｃ用
のインナーリード部32Cを除く他のインナーリードは、
全て上下対象の状態で配置されている。このような配置
とすることにより、リードフレーム端子をプレス加工に
より成型する際、プレス用の刃の設計が少なくでき、金
型設計に要するコストを低減化することができる。
なお、この発明は上記各実施例に限定されるものではな
く種々の変形が可能であることはいうまでもない。例え
ば、上記実施例では基準電圧用もしくは電源電圧用のイ
ンナーリード部を二つに分割する場合について説明した
が、これは二つ以上に分割するようにしてもよい。
く種々の変形が可能であることはいうまでもない。例え
ば、上記実施例では基準電圧用もしくは電源電圧用のイ
ンナーリード部を二つに分割する場合について説明した
が、これは二つ以上に分割するようにしてもよい。
［発明の効果］ 以上説明したようにこの発明によれば、電源電圧の経路
に発生するノイズの抑制を図ることができ、これにより
誤動作の発生が極めて低くおさえられる半導体集積回路
を提供することができる。
に発生するノイズの抑制を図ることができ、これにより
誤動作の発生が極めて低くおさえられる半導体集積回路
を提供することができる。
第１図はこの発明の第１の実施例による外囲器の内部構
成を示す平面図、第２図は上記実施例におけるＩＣ全体
の構成を示す斜示図、第３図ないし第７図はそれぞれこ
の発明の他の実施例による外囲器の内部構成を示す平面
図、第８図は典型的なメモリＩＣチップの回路構成を示
すブロック図、第９図は従来ＩＣの外囲器の内部構成を
示す平面図、第１０図は第８図のメモリＩＣチップの一
部回路の等価回路図、第１１図は第１０図回路で使用さ
れる信号の波形図、第１２図は第１０図回路の特性図で
ある。 20,21……基準電圧用のパッド電極、31……メモリＩＣ
チップ、32,32A,32B,32C,32D,32E,32F,32G……リードフ
レーム端子のインナーリード部、33……ボンディングワ
イヤ、34……外囲器、35……リードフレーム端子のアウ
ターリード部、36……ベッド部、37,38……吊りピン
部、39……保持部、40……吊りピン部、41……接続部。
成を示す平面図、第２図は上記実施例におけるＩＣ全体
の構成を示す斜示図、第３図ないし第７図はそれぞれこ
の発明の他の実施例による外囲器の内部構成を示す平面
図、第８図は典型的なメモリＩＣチップの回路構成を示
すブロック図、第９図は従来ＩＣの外囲器の内部構成を
示す平面図、第１０図は第８図のメモリＩＣチップの一
部回路の等価回路図、第１１図は第１０図回路で使用さ
れる信号の波形図、第１２図は第１０図回路の特性図で
ある。 20,21……基準電圧用のパッド電極、31……メモリＩＣ
チップ、32,32A,32B,32C,32D,32E,32F,32G……リードフ
レーム端子のインナーリード部、33……ボンディングワ
イヤ、34……外囲器、35……リードフレーム端子のアウ
ターリード部、36……ベッド部、37,38……吊りピン
部、39……保持部、40……吊りピン部、41……接続部。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−14544（ＪＰ，Ａ) 特開 昭60−117635（ＪＰ，Ａ) 特開 昭55−71030（ＪＰ，Ａ) 特開 昭63−211658（ＪＰ，Ａ) 実開 昭62−134255（ＪＰ，Ｕ)
Claims (2)
- 【請求項１】表面上に複数のパッド電極が形成された半
導体チップと、 上記半導体チップを収納する外囲器と、 それぞれインナーリード部とアウターリード部とから構
成された複数のリードフレーム端子と、 上記複数の各リードフレーム端子のインナーリード部の
先端部と上記半導体チップの表面上に形成されたパッド
電極とを接続する金属細線とを具備し、 少なくとも電源電圧を上記半導体チップに供給するため
のリードフレーム端子のアウターリード部から先のイン
ナーリード部が複数の部分に分割され、 この複数の部分に分割されたインナーリード部の一つに
は補強用の吊りピン部が設けられてなることを特徴とす
る半導体集積回路。 - 【請求項２】表面上に複数のパッド電極が形成された半
導体チップと、 上記半導体チップが載置されるベッド部と、 上記ベッド部を保持する一対の吊りピン部と、 上記半導体チップを収納する外囲器と、 それぞれインナーリード部とアウターリード部とから構
成された複数のリードフレーム端子と、 上記複数の各リードフレーム端子のインナーリード部の
先端部と上記半導体チップの表面上に形成されたパッド
電極とを接続する金属細線とを具備し、 少なくとも電源電圧を上記半導体チップに供給するため
のリードフレーム端子のアウターリード部から先のイン
ナーリード部が複数の部分に分割され、 この複数の部分に分割されたインナーリード部の一つが
上記一対の吊りピン部の一方に接続されてなることを特
徴とする半導体集積回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63126514A JPH0666353B2 (ja) | 1988-05-24 | 1988-05-24 | 半導体集積回路 |
| KR1019890006933A KR930003147B1 (ko) | 1988-05-24 | 1989-05-24 | 반도체 집적회로 |
| EP19890109390 EP0343633A3 (en) | 1988-05-24 | 1989-05-24 | Semiconductor integrated circuit |
| US07/613,455 US5162894A (en) | 1988-05-24 | 1990-11-14 | Semiconductor integrated circuit having a dummy lead and shaped inner leads |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63126514A JPH0666353B2 (ja) | 1988-05-24 | 1988-05-24 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01295429A JPH01295429A (ja) | 1989-11-29 |
| JPH0666353B2 true JPH0666353B2 (ja) | 1994-08-24 |
Family
ID=14937094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63126514A Expired - Lifetime JPH0666353B2 (ja) | 1988-05-24 | 1988-05-24 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0666353B2 (ja) |
| KR (1) | KR930003147B1 (ja) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5571030A (en) * | 1978-11-24 | 1980-05-28 | Hitachi Ltd | Mounting system for semiconductor device |
| JPS5814544A (ja) * | 1981-07-17 | 1983-01-27 | Nec Corp | モノリシツク集積回路容器 |
| JPS60117635A (ja) * | 1983-11-29 | 1985-06-25 | Fujitsu Ltd | 集積回路パッケ−ジ |
| JPS62134255U (ja) * | 1986-02-17 | 1987-08-24 | ||
| JPS63211658A (ja) * | 1987-02-26 | 1988-09-02 | Nec Corp | 半導体装置 |
-
1988
- 1988-05-24 JP JP63126514A patent/JPH0666353B2/ja not_active Expired - Lifetime
-
1989
- 1989-05-24 KR KR1019890006933A patent/KR930003147B1/ko not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR890017806A (ko) | 1989-12-18 |
| KR930003147B1 (ko) | 1993-04-22 |
| JPH01295429A (ja) | 1989-11-29 |
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Legal Events
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|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070824 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080824 Year of fee payment: 14 |