JPH0779150B2 - 半導体集積回路 - Google Patents

半導体集積回路

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JPH0779150B2
JPH0779150B2 JP63324955A JP32495588A JPH0779150B2 JP H0779150 B2 JPH0779150 B2 JP H0779150B2 JP 63324955 A JP63324955 A JP 63324955A JP 32495588 A JP32495588 A JP 32495588A JP H0779150 B2 JPH0779150 B2 JP H0779150B2
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envelope
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lead
semiconductor chip
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/541—Dispositions of bond wires
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
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  • Wire Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はリードフレームを有し、このリードフレーム
の形状を改良することによって、過渡電流に基づく電源
ノイズの影響を緩和するようにした半導体集積回路に関
する。
（従来の技術） 多くの半導体素子を集合させて一つの機能を持たせるよ
うにした集積回路装置、いわゆるICは、素子を多数形成
した半導体チップを外囲器に封入することによって形成
されている。この半導体チップ上には、信号の入出力や
電源電圧の供給等を行なうために複数のパッド電極が設
けられている。
第５図は典型的なメモリICチップ上に構成された回路の
ブロック図である。チップの外部からはアドレス信号が
アドレス用のパッド電極11に入力される。このパッド電
極11に入力されたアドレス信号はアドレスバッファ12を
介してアドレスデコーダ13に入力され、このアドレスデ
コーダ13のデコード出力に応じたメモリ回路14の番地か
らデータが読み出される。メモリ回路14から読み出され
たデータはセンスアンプ15によって増幅され、さらに出
力回路16を経由して出力バッファ17に供給される。そし
て、この出力バッファ17から、データ出力用のパッド電
極18を介してデータが外部に出力される。
ところで、このメモリICチップを動作させるには電源電
圧と基準電圧とを外部から印加する必要がある。このう
ち、高電位の電源電圧VCCは電源用パッド電極19に引加
され、アース電位である基準電圧はVSS1とVSS2との二種
類がそれぞれ専用の電源用パッド電極20,21に印加され
る。なお、上記データ出力用のパッド電極18には負荷容
量24が寄生的に附随している。
ここで、上記電源用パッド電極19に印加される電源電圧
VCCは、アドレスバッファ12、アドレスデコーダ13、メ
モリ回路14及びセンスアンプ15からなる内部回路22と、
出力回路16及び出力バッファ17からなる周辺回路23に対
して共通に供給される。しかし、基準電圧に関しては、
内部回路22と周辺回路23にVSS1とVSS2の二種類の電圧が
独立に供給される。この理由は次の通りである。
メモリICには種々の方式のものがあるが、代表的なSRAM
（スタティック型RAM）やROM等では出力データが多ビッ
トであるものが多く、８ビットあるいは16ビット等が一
般的である。各ビットデータが出力される出力用のパッ
ド電極に附随している上記負荷容量24の値は、通常、10
0pF程度である。多ビット構成のメモリでは、この負荷
容量を複数個、同時に充、放電する必要があり、チップ
内の電源配線にはこの充、放電による大きな電流が流れ
る。このため、チップ内における配線長が特に長く、大
きな抵抗成分やインダクタンス成分を持った基準電圧配
線に上記のような大きな電流が流れると、チップ内で基
準電圧が大きく変動する。このため、内部回路22には基
準電圧VSS1を供給し、大きな電流が流れる出力バッファ
を有する周辺回路23には基準電圧VSS2を独立して供給す
ることにより、基準電圧VSS2にノイズが発生しても基準
電圧VSS1が影響を受けないようにしている。また、第５
図では、出力回路16及び出力バッファ17の基準電圧をV
SS2にしているが、出力回路16を内部回路用の基準電圧
をVSS1にし、出力バッファ17にのみ基準電圧VSS2を供給
する場合もある。
他方、ICは上記半導体チップの他に、インナーリード部
及びこれと一体的に形成されたアウターリード部が設け
られた複数のリードが設けられている。そして、インナ
ーリード部の先端部分と半導体チップ上に設けられてい
るパッド電極とが、ボンディングワイヤと呼ばれる例え
ばAuやAl等からなる金属細線で電気的に接続された後
に、インナーリード部がセラミックやプラスッチック等
からなる外囲器内に半導体チップと共に封入される。他
方、外囲器から露出しているアウターリード部は、所定
形状に切断及び折曲されることにより、例えば第６図の
斜示図に示すようにDIP（デュアル・イン・ライン）型
の外部接続端子として使用される。なお、第６図におい
て、30は外囲器であり、31はそれぞれこの外囲器30から
露出したアウターリード部である。
第７図はICチップが封入され、外部接続端子が例えば28
ピンの外囲器の、従来の内部構成を示す平面図である。
図において、33は外囲器の境界線であり、外囲器内には
ICチップ34が封入されている。このチップ34上には前記
電源電圧VCC用のパッド電極19、前記基準電圧VSS1、VSS
2用のパッド電極20,21を始めとする種々のパッド電極が
設けられている。また、35はそれぞれ電源電圧用、信号
入出力用の各リードのインナーリード部、36はそれぞれ
ボンディングワイヤである。なお、第７図では、電源電
圧用以外のパッド電極、リードのアウターリード部は省
略されている。
図示するように、従来では出力バッファ等のように大き
な電流が流れる回路の基準電圧をICチップ上で他の回路
とは別にしているが、リードはインナーリード部及びア
ウターリード部ともに共通にしている。
ところで、近年、アクセス時間の短縮化が図られた高速
メモリでは、高速化のために出力負荷容量を急速に充、
放電するため、基準電圧供給用のリードにおけるインダ
クタンス成分による基準電圧の変動が無視できなくなっ
てきた。例えば、第７図のようなICにおいて、基準電圧
供給用リードのインナーリード部32におけるインダクタ
ンスの値を求めてみる。インナーリード部の自己インダ
クタンスＬは、インナーリード部の長さをｌ、幅をｗ、
厚さをｔとすると、近似的に次の式で表わされる。
ここで典型的な値の例として、ｌ＝1.5（cm）、ｗ＝0.0
5（cm）、ｔ＝0.02（cm）を上記１式に代入すると、Ｌ
の値は約12.8（nH）となる。
他方、前記第５図のメモリにおける出力バッファ17の放
電電流を求めてみる。第８図は、第５図中の出力バッフ
ァ17に関連した部分の等価回路図である。第８図におい
て、Ｃは負荷容量、Ｑはこの負荷容量Ｃを放電するため
の出力バッファ内のＮチャネル型の出力トランジスタ、
Ｌはインナーリード部に存在する自己インダクタンス成
分である。この場合は負荷容量Ｃの放電時を考えてお
り、出力バッファ内で電源電圧VCCに接続されるＰチャ
ネル型の充電用の出力トランジスタはオフしているの
で、ここでは省略してある。このメモリが８ビット構成
の場合、負荷容量Ｃの値は１ビット分の値である100pF
の８倍の800pFとなる。また、出力トランジスタ１個分
のチャネル幅Ｗ及びチャネル長Ｌの寸法は通常、Ｗ＝30
0（μｍ）、Ｌ＝2.2（μｍ）程度にされているので、８
ビット分の出力トランジスタＱの等価的なチャネル幅Ｗ
は2400（μｍ）、チャネル長Ｌは2.2（μｍ）となる。
ここで、予め負荷容量Ｃにおける信号Doutが５（Ｖ）に
充電され、Doutが“1"レベルにされているとき、出力ト
ランジスタＱのゲートに第９図の波形図に示すような信
号Dinが入力され、その後、トランジスタＱがオンする
ことによって流れる放電電流Isの変化を計算機によるシ
ミュレーションよって求めた結果を第10図の特性図に示
す。基準電圧VSS2に発生するノイズは上記放電電流Isの
時間的変化の割合い、すなわちdIs/dtに比例し、その最
大値dIs/dt（max）は図中の直線Ａで示す位置の約78×1
06（A/See）となる。従って、上記負荷容量Ｃを放電す
る際の、前記基準電圧VSS2のパッド電極21における最大
電圧VSS2（max）は次式で表わされる。
VSS2（max）＝Ｌ・｛dIs/dt（max）｝…２ ここで、先ほど求めた、Ｌ＝12.8（nH）、dIs/dt（ma
x）＝78×106（A/Sec）を代入すると、VSS2（max）≒１
（Ｖ）となる。すなわち、前記第７図に示すような従来
のICでは、本来ならば０（Ｖ）であるはずのチップ上の
パッド電極21の電圧が、最大で１（Ｖ）まで上昇する。
従って、他方のパッド電極20もこの電圧変動の影響を受
けるため、従来では内部回路が誤動作し易くなるという
欠点がある。
（発明が解決しようとする課題） このように従来の反動体集積回路では、半導体チップ上
で電源電圧供給用のパッド電極を、電流が多く流れる回
路とそうでない回路とで独立して設けることにより、ノ
イズによる誤動作の防止を図るようにしているが、それ
でもまだ十分ではない。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、リードフレームの形状を改良するこ
とによって、電源電圧の経路に発生するノイズの抑制を
図り、これにより誤動作の発生を極めて低くおさえるこ
とができる半導体集積回路を提供することにある。
［発明の構成］ （課題を解決するための手段） この発明の半導体集積回路は、表面上に複数のパッド電
極が形成された半導体チップと、上記半導体チップを収
納する外囲器と、上記外囲器内に収納されるインナーリ
ード部及び上記外囲器から露出するアウターリード部と
からそれぞれ構成され、各インナーリード部が上記半導
体チップの各パッド電極と電気的に接続される複数のリ
ードと、インナーリード部及びアウターリード部とから
構成され、インナーリード部が上記半導体チップのパッ
ド電極とは電気的に接続されない少なくとも１つの無接
続リードとを具備し、上記複数のリードのうち少なくと
も電源電圧を上記半導体チップに供給する電源供給用リ
ードのアウターリード部から先のインナーリード部が複
数の部分に分割されてなると共に、上記無接続リードは
上記電源供給用リードに近接して配置されており、かつ
この無接続リードのインナーリード部はその先端が半導
体チップの付近まで延長されておらず、外囲器内で外囲
器の境界部付近にのみ存在するように形成されているこ
とを特徴とする。
この発明の半導体集積回路は、表面上に複数のパッド電
極が形成された半導体チップと、上記半導体チップを収
納する外囲部と、上記外囲器内に収納されるインナーリ
ード部及び上記外囲器から露出するアウターリード部と
からそれぞれ構成され、各インナーリード部が上記半導
体チップの各パッド電極と電気的に接続される複数のリ
ードと、インナーリード部及びアウターリード部とから
構成され、インナーリード部が上記半導体チップのパッ
ド電極とは電気的に接続されない少なくとも１つの無接
続リードとを具備し、上記複数のリードのうち少なくと
も電源電圧を上記半導体チップに供給する電源供給用リ
ードのアウターリード部から先のインナーリード部の面
積が他のリードのインナーリード部よりも広くされてな
ると共に、上記無接続リードは上記電源供給用リードに
近接して配置されており、かつこの無接続リードのイン
ナーリード部はその先端が半導体チップの付近まで延長
されておらず、外囲器内で外囲器の境界部付近にのみ存
在するように形成されていることを特徴とする。
（作用） 電源電圧供給用のリードのインナーリード部の面積を広
くすることによりインナーリード部における電源電流の
供給能力が増加し、半導体チップ上のパッド電極に発生
するノイズがこのインナーリード部で吸収される。しか
も、無接続リードはインナーリード部を外囲器の境界部
付近に一部形成することにより、電源電圧供給用のリー
ドのインナーリード部の面積をより広げることが可能に
なる。
また、複数の部分に分割されたインナーリード部のそれ
ぞれを半導体チップ上のパッド電極に対し独立に接続す
ることにより、分割されたインナーリード部相互間のノ
イズの影響が大幅に緩和される。この場合にも無接続リ
ードはインナーリード部を外囲器の境界部付近に一部形
成することにより、分割されたインナーリード部それぞ
れの面積を広げることが可能になり、分割された各イン
ナーリード部における電源電流の供給能力が増加する。
（実施例） 以下、図面を参照してこの発明を実施例により説明す
る。
第１図はこの発明に係る半導体集積回路の第１の実施例
による外囲器の内部構成を示す平面図である。なお、こ
の第１図では、前記外囲器における基準電圧用のリード
と信号入出力用のリードのみが示されている。この実施
例では、図示しないが、前記第７図の場合と同様に基準
電圧VSS1、VSS2用の２個のパッド電極（20,21）がその
表面に設けられたメモリICチップが外囲器内に封入され
ている。第７図と同様に、35はそれぞれリードのインナ
ーリード部、31はこれら各インナーリード部35と一体的
に構成されたアウターリード部であり、33は外囲器の境
界線である。外囲器の外部に露出している各アウターリ
ード部31は、所定形状に折曲されることにより、前記第
６図に示すようなDIP型の外部接続端子として使用され
る。
この実施例では、基準電圧VSS1、VSS2用のリードのイン
ナーリード部35において、リードのアウターリード部31
から先が２つのインナーリード部35A,35Bに分割されて
おり、それぞれのインナーリード部35A,35Bの先端部
と、前記第５図のような回路が構成されている図示しな
いチップ上の基準電圧VSS1、VSS2用の２個のパッド電極
との間が、ボンディングワイヤを介してそれぞれ接続さ
れる。
また、この実施例では、上記チップ上のパッド電極とは
電気的に接続されない１つの無接続リードが設けられて
いる。この無接続リードは、インナーリード部35Cとア
ウターリード部31Cとから構成されており、インナーリ
ード部35Cは外囲器の境界部付近に一部形成されてい
る。すなわち、このインナーリード部35Cは外囲器の内
部においてチップの位置までは延長されていない。
このような構成において、前記出力バッファ17が設けら
れている周辺回路23（いずれも第５図に図示）に大きな
電流が流れ、前記パッド21における基準電圧VSS2が前記
のように瞬時的に１（Ｖ）程度浮いたとする。このとき
の基準電圧VSS2の電圧変動はリードのインナーリード部
35Bに伝達される。ところが、内部回路22（第５図に図
示）が接続されているパッド20は、独立したボンディン
グワイヤ及び上記インナーリード部35Bとは分割されて
いるインナーリード部35Aを介してリードの同じアウタ
ーリード部31と接続されている。このため、インナーリ
ード部35Bに伝達された基準電圧VSS2の電圧変動は、内
部回路22が接続されたインナーリード部35Aには伝達さ
れない。従って、基準電圧VSS1は出力バッファに流れる
電流に影響を受けず常に安定となり、内部回路22は誤動
作を起こすことなく、正常動作が行われる。高速動作が
必要なICメモリでは、特に出力バッファに多くの電流を
瞬時的に流す必要があり、このように基準電圧用のイン
ナーリード部を分割することによる、内部回路に対する
電源ノイズの低減効果は大きい。
さらにこの実施例では、無接続リードが設けられてお
り、このインナーリード部35Cが外囲器の境界部付近に
のみ一部形成されており、外囲器の内部においてチップ
の位置まで延長されていない。このため、このインナー
リード部35Cを外囲器の内部においてチップの位置まで
延長する場合と比べ、上記基準電圧VSS1、VSS2用のイン
ナーリード部35A,35Bの形状を設計する際の自由度が増
し、両リード部35A,35Bの面積の増大を図ることができ
る。
第２図はこの発明に係る半導体集積回路の第２の実施例
による外囲器の内部構成を示す平面図である。なお、こ
の第２図の場合も、前記外囲器における基準電圧用のリ
ードを含む複数のリードのみが示されている。
この実施例では、上記第１図の実施例において二つに分
割されていた基準電圧VSS1用のインナーリード部35Aと3
5Bをまとめてインナーリード部35Dとして一体化し、こ
のインナーリード部35Dを他の信号入出力用のインナー
リード部よりも広い面積となるように構成したものであ
る。
さらにこの実施例でも、インナーリード部35Cとアウタ
ーリード部31Cとから構成され、チップ上のパッド電極
とは電気的に接続されない１つの無接続リードが設けら
れており、このインナーリード部35Cは外囲器の境界部
付近に一部形成され、チップの位置までは延長されてい
ない。
この実施例では基準電圧を伝達するインナーリード部35
Dの面積を、他の信号入出力用のインナーリード部より
も広い面積にしたので、基準電圧の経路に発生するノイ
ズの抑制図れ、ノイズによる回路の誤動作を防止するこ
とができる。
しかもこの実施例では、無接続リードが設けられてお
り、このインナーリード部35Cが外囲器の境界部付近に
のみ一部形成されており、外囲器の内部においてチップ
の位置まで延長されていないので、このインナーリード
部35Cを外囲器の内部においてチップの位置まで延長す
る場合と比べ、基準電圧用のインナーリード部35Dの形
状を設計する際の自由度が増し、このリード部35Dの面
積の増大をより図ることができる。
第３図はこの発明に係る半導体集積回路の第３の実施例
による外囲器の内部構成を示す平面図である。この実施
例では、前記第１図の実施例と同様に、基準電圧VSS1、
VSS2用のリードのインナーリード部35において、リード
のアウターリード部31から先を２つのインナーリード部
35A,35Bに分割すると共に、チップ上のパッド電極とは
電気的に接続されない前記無接続リードのインナーリー
ド部35Cを、外囲器の境界部付近で他の信号入出力用の
インナーリード部の１つと接続することにより、この信
号入出力用のインナーリード部の機械的強度を増すよう
にしたものである。
第４図はこの発明に係る半導体集積回路の第４の実施例
による外囲器の内部構成を示す平面図である。この実施
例では、前記第２図の実施例と同様に、基準電圧用のリ
ードのインナーリード部35Dの面積を広くすると共に、
チップ上のパッド電極とは電気的に接続されない前記無
接続リードのインナーリード部35Cを、外囲器の境界部
付近で他の信号入出力用のインナーリード部の１つと接
続することにより、この信号入出力用のインナーリード
部の機械的強度を増すようにしたものである。
以上のように上記各実施例では、基準電圧をチップに伝
達するインナーリードを２つに分割するか、もしくはこ
のインナーリード部の面積を他の信号用のインナーリー
ド部よりも広い面積にしたので、基準電圧の経路に発生
するノイズの抑制が図れ、ノイズによる内部回路の誤動
作防止を図ることができる。しかも、上記各実施例で
は、無接続リードが設けられており、この端子のインナ
ーリード部35Cが外囲器の境界部付近にのみ一部形成さ
れており、外囲器の内部においてチップの位置まで延長
されていないので、このインナーリード部35Cを外囲器
の内部においてチップの位置まで延長する場合と比べ、
基準電圧用のインナーリード部の形状を設計する際の自
由度が増し、このリード部の面積の増大を容易に図るこ
とができる。
なお、この発明は上記各実施例に限定されるものではな
く種々の変形が可能であることはいうまでもない。例え
ば、上記各実施例ではチップに対して基準電圧を伝達す
るリード側にこの発明を実施した場合について説明した
が、これはチップに対して電源電圧を伝達するリード側
にも実施が可能であり、さらに両方に実施することも可
能である。
［発明の効果］ 以上説明したようにこの発明によれば、電源電圧の経路
に発生するノイズの抑制を図ることができ、これにより
誤動作の発生が極めて低くおさえられる半導体集積回路
を提供することができる。
【図面の簡単な説明】
第１図はこの発明の第１の実施例による外囲器の内部構
成を示す平面図、第２図はこの発明の第２の実施例によ
る外囲器の内部構成を示す平面図、第３図はこの発明の
第３の実施例による外囲器の内部構成を示す平面図、第
４図はこの発明の第４の実施例による外囲器の内部構成
を示す平面図、第５図は典型的なメモリICチップの回路
構成を示すブロック図、第６図は半導体集積回路の斜示
図、第７図は従来の半導体集積回路の外囲器の内部構成
を示す平面図、第８図は第５図回路の一部回路の等価回
路図、第９図は第８図回路で使用される信号の波形図、
第10図は第８図回路の特性図である。 20,21……基準電圧用のパッド電極、30……外囲器、31,
31C……リードのアウターリード部、33……外囲器の境
界線、34……ICチップ、35,35A,35B,35C,35D……リード
のインナーリード部、36……ボンディングワイヤ。

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】表面上に複数のパッド電極が形成された半
    導体チップと、 上記半導体チップを収納する外囲器と、 上記外囲器内に収納されるリンナーリード部及び上記外
    囲器から露出するアウターリード部とからそれぞれ構成
    され、各インナーリード部が上記半導体チップの各パッ
    ド電極と電気的に接続される複数のリードと、 インナーリード部及びアウターリード部とから構成さ
    れ、インナーリード部が上記半導体チップのパッド電極
    とは電気的に接続されない少なくとも１つの無接続リー
    ドとを具備し、 上記複数のリードのうち少なくとも電源電圧を上記半導
    体チップに供給する電源供給用リードのアウターリード
    部から先のインナーリード部が複数の部分に分割されて
    なると共に、上記無接続リードは上記電源供給用リード
    に近接して配置されており、かつこの無接続リードのイ
    ンナーリード部はその先端が半導体チップの付近まで延
    長されておらず、外囲器内で外囲器の境界部付近にのみ
    存在するように形成されていることを特徴とする半導体
    集積回路。
  2. 【請求項２】表面上に複数のパッド電極が形成された半
    導体チップと、 上記半導体チップを収納する外囲器と、 上記外囲器内に収納されるインナーリード部及び上記外
    囲器から露出するアウターリード部とからそれぞれ構成
    され、各インナーリード部が上記半導体チップの各パッ
    ド電極と電気的に接続される複数のリードと、 インナーリード部及びアウターリード部とから構成さ
    れ、インナーリード部が上記半導体チップのパッド電極
    とは電気的に接続されない少なくとも１つの無接続リー
    ドとを具備し、 上記複数のリードのうち少なくとも電源電圧を上記半導
    体チップに供給する電源供給用リードのアウターリード
    部から先のインナーリード部の面積が他のリードのイン
    ナーリード部よりも広くされてなると共に、上記無接続
    リードは上記電源供給用リードに近接して配置されてお
    り、かつこの無接続リードのインナーリード部はその先
    端が半導体チップの付近まで延長されておらず、外囲器
    内で外囲器の境界部付近にのみ存在するように形成され
    ていることを特徴とする半導体集積回路。
JP63324955A 1988-05-24 1988-12-23 半導体集積回路 Expired - Lifetime JPH0779150B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP63324955A JPH0779150B2 (ja) 1988-12-23 1988-12-23 半導体集積回路
EP19890109390 EP0343633A3 (en) 1988-05-24 1989-05-24 Semiconductor integrated circuit
US07/613,455 US5162894A (en) 1988-05-24 1990-11-14 Semiconductor integrated circuit having a dummy lead and shaped inner leads

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63324955A JPH0779150B2 (ja) 1988-12-23 1988-12-23 半導体集積回路

Publications (2)

Publication Number Publication Date
JPH02170547A JPH02170547A (ja) 1990-07-02
JPH0779150B2 true JPH0779150B2 (ja) 1995-08-23

Family

ID=18171495

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