JPH0666439B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0666439B2 JPH0666439B2 JP60253938A JP25393885A JPH0666439B2 JP H0666439 B2 JPH0666439 B2 JP H0666439B2 JP 60253938 A JP60253938 A JP 60253938A JP 25393885 A JP25393885 A JP 25393885A JP H0666439 B2 JPH0666439 B2 JP H0666439B2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に関し、特に絶縁ゲート電界効
果トランジスタを用いてなる記憶装置の構造に関する。
果トランジスタを用いてなる記憶装置の構造に関する。
シリコン単結晶等の半導体基板表面に搭載してなる記憶
装置としては情報蓄積部が１個の絶縁ゲート電界効果ト
ランジスタと１個の容量部で構成されるのが最も高密度
化、大容量化に適したものと考えられている。このよう
な中にあって１メガビット級以上の大容量化を計るた
め、半導体記憶装置の占有平面積の大きい容量部を半導
体基板内に延在した溝側壁に形成する手法が特公昭58−
12739号公報に開示されている。
装置としては情報蓄積部が１個の絶縁ゲート電界効果ト
ランジスタと１個の容量部で構成されるのが最も高密度
化、大容量化に適したものと考えられている。このよう
な中にあって１メガビット級以上の大容量化を計るた
め、半導体記憶装置の占有平面積の大きい容量部を半導
体基板内に延在した溝側壁に形成する手法が特公昭58−
12739号公報に開示されている。
上述した従来の溝表面を使った情報蓄積容量部では、第
４図又は第５図に示すように、情報電荷は、溝表面に形
成した絶縁物を誘電体膜401としこの誘電体膜に接して
容量電極402が形成されてなる絶縁体容量と溝側壁のシ
リコン基板表面403に形成される空乏層容量とで構成さ
れた容量部、即ち、第４図の誘電体膜401とシリコン基
板との界面に蓄積される。このため高密度化し、情報蓄
積部間隔が狭くなると情報蓄積部間の電気的干渉が顕著
となり正常な情報蓄積が不可能となる、これは情報蓄積
の電位によりシリコン基板表面403の空乏層がひろが
り、パンチ・スルーが生じ易くなり、蓄えた情報電荷が
隣接した他の情報蓄積容量部に移ってしまうためであ
る。更に又この空乏層はソーク電流を増加させるため、
蓄積した電荷が消失し易くなる。更に又α粒子の透過に
よるソフトエラーが多発する。
４図又は第５図に示すように、情報電荷は、溝表面に形
成した絶縁物を誘電体膜401としこの誘電体膜に接して
容量電極402が形成されてなる絶縁体容量と溝側壁のシ
リコン基板表面403に形成される空乏層容量とで構成さ
れた容量部、即ち、第４図の誘電体膜401とシリコン基
板との界面に蓄積される。このため高密度化し、情報蓄
積部間隔が狭くなると情報蓄積部間の電気的干渉が顕著
となり正常な情報蓄積が不可能となる、これは情報蓄積
の電位によりシリコン基板表面403の空乏層がひろが
り、パンチ・スルーが生じ易くなり、蓄えた情報電荷が
隣接した他の情報蓄積容量部に移ってしまうためであ
る。更に又この空乏層はソーク電流を増加させるため、
蓄積した電荷が消失し易くなる。更に又α粒子の透過に
よるソフトエラーが多発する。
このようなことから、従来の方法には半導体記憶装置の
高密度化に対し致命的な欠点が存在する。
高密度化に対し致命的な欠点が存在する。
本発明では、１ケのMOSトランジスタと１ケの容量部で
構成された情報蓄積部の容量部が、半導体基板内部に沿
って堀られ且つ高濃度不純物を含む、溝側壁に第１の誘
電体膜、さらにこの誘電体膜を被覆して第１の容量電
極、さらにこの容量電極上に第２の誘電体膜さらにこの
第２の誘電体膜を被覆し且つ半導体基板と電気的に接続
して第２の容量電極を形成する姿態で構成され、情報電
荷はこの第１の容量電極に蓄積されるようになる。
構成された情報蓄積部の容量部が、半導体基板内部に沿
って堀られ且つ高濃度不純物を含む、溝側壁に第１の誘
電体膜、さらにこの誘電体膜を被覆して第１の容量電
極、さらにこの容量電極上に第２の誘電体膜さらにこの
第２の誘電体膜を被覆し且つ半導体基板と電気的に接続
して第２の容量電極を形成する姿態で構成され、情報電
荷はこの第１の容量電極に蓄積されるようになる。
本発明では、従来技術と異なり、半導体基板側には情報
電荷は蓄積されず、第２の容量電極と同様に、第１の容
量電極の対向電極としての役割りをもつだけである。
電荷は蓄積されず、第２の容量電極と同様に、第１の容
量電極の対向電極としての役割りをもつだけである。
次に本発明について図面を参照して説明する。第１図は
本発明の一実施例の縦断面図であり、第２図は２つの情
報蓄積部の平面図であり第３図は等価回路図である。更
に又第６図乃至第13図は本発明の製造工程を示した断面
構造図である。
本発明の一実施例の縦断面図であり、第２図は２つの情
報蓄積部の平面図であり第３図は等価回路図である。更
に又第６図乃至第13図は本発明の製造工程を示した断面
構造図である。
比抵抗が0.001〜0.02Ω−cmのＰ 型シリコン基板101上
に比抵抗が0.1〜10Ω−cm、膜厚0.5〜５μｍのｐ型シリ
コン薄膜層102を形成したシリコン半導体表面に膜厚が
0.2〜1.0μｍのシリコン酸化膜等の絶縁膜で構成された
素子分離領域103をチャネルストッパ領域104と共に形成
する。このようなシリコン薄膜層表面からＰ 型シリコ
ン基板101に延在した深さ２〜10μｍの溝を形成し、こ
の溝表面にシリコン酸化膜又はシリコン窒化膜等の第１
の誘電体膜105を形成する。更にこの誘電体膜105を被覆
してＮ型の不純物を含むポリシリコン又はシリサイド等
で構成される第１の容量電極106が形成される。
に比抵抗が0.1〜10Ω−cm、膜厚0.5〜５μｍのｐ型シリ
コン薄膜層102を形成したシリコン半導体表面に膜厚が
0.2〜1.0μｍのシリコン酸化膜等の絶縁膜で構成された
素子分離領域103をチャネルストッパ領域104と共に形成
する。このようなシリコン薄膜層表面からＰ 型シリコ
ン基板101に延在した深さ２〜10μｍの溝を形成し、こ
の溝表面にシリコン酸化膜又はシリコン窒化膜等の第１
の誘電体膜105を形成する。更にこの誘電体膜105を被覆
してＮ型の不純物を含むポリシリコン又はシリサイド等
で構成される第１の容量電極106が形成される。
更に情報出し入れ用のMOSトランジスタは、ゲート電極1
07、ゲート絶縁膜108、ソース又はドレイン領域となるN
+領域109で以って構成される。ここで情報電荷を第１の
容量電極106に蓄えるように、N+領域109の片側は第１の
容量電極106に電気的に接続される。
07、ゲート絶縁膜108、ソース又はドレイン領域となるN
+領域109で以って構成される。ここで情報電荷を第１の
容量電極106に蓄えるように、N+領域109の片側は第１の
容量電極106に電気的に接続される。
更に又この第１の容量電極106表面に第２の誘電体膜110
をシリコン酸化膜又はシリコン窒化膜等で形成し、この
第２の誘電体膜110を被覆して第２の容量電極111を、高
濃度不純物を含むＰ型のポリシリコン又はシリサイドで
形成する。ここで第２の容量電極111とＰ 型シリコン
基板101は電気的に接続される。
をシリコン酸化膜又はシリコン窒化膜等で形成し、この
第２の誘電体膜110を被覆して第２の容量電極111を、高
濃度不純物を含むＰ型のポリシリコン又はシリサイドで
形成する。ここで第２の容量電極111とＰ 型シリコン
基板101は電気的に接続される。
斯くして層間絶縁膜112上に電極配線113が形成され本発
明の情報蓄積部ができある。ここでゲート電極107が半
導体記憶装置のワート線、電極配線113がビット線とな
る。
明の情報蓄積部ができある。ここでゲート電極107が半
導体記憶装置のワート線、電極配線113がビット線とな
る。
第２図は、本発明の情報蓄積部をメモリセルアレイに適
用する時の平面図である。ここでワード線201ビット線2
02が縦・横に配列され、容量部は第１の誘電体膜203、
第１の容量電極204、第２の誘電体膜205、第２の容量電
極206で構成される。ここでコンタクト孔207は、ビット
線202と第１図のN+領域109とを接続するためのものであ
る。第３図に示すように本発明においては第４図および
第５図に示す従来技術のような空乏層容量は存在せず、
第１の誘電体膜で作られる第１の容量、第２の誘電体膜
で作られる第２の容量とが並列になって存在する。この
ために容量の平面密度が増大すると共に空乏層がほとん
ど存在せず、従来技術の場合に生じた問題点を消失す
る。
用する時の平面図である。ここでワード線201ビット線2
02が縦・横に配列され、容量部は第１の誘電体膜203、
第１の容量電極204、第２の誘電体膜205、第２の容量電
極206で構成される。ここでコンタクト孔207は、ビット
線202と第１図のN+領域109とを接続するためのものであ
る。第３図に示すように本発明においては第４図および
第５図に示す従来技術のような空乏層容量は存在せず、
第１の誘電体膜で作られる第１の容量、第２の誘電体膜
で作られる第２の容量とが並列になって存在する。この
ために容量の平面密度が増大すると共に空乏層がほとん
ど存在せず、従来技術の場合に生じた問題点を消失す
る。
次に第６図乃至第13図でもって本発明の製造方法につい
て詳述する。第６図に示すように比抵抗が0.001〜0.02
Ω−cmのＰ 型シリコン基板601表面に比抵抗が0.1〜10
Ω−cm、膜厚が0.5〜５μｍのＰ型シリコン薄膜層602を
エピタキシャル成長又はCVD法にて堆積した後このシリ
コン薄膜層602を選択的にシリコン酸化物に変換し素子
分離領域603を形成すると共にチャネルストッパ領域604
も形成する。次に第７図に示すようにパターニングされ
た絶縁膜でシリコン基板エッチング用のマスク材605で
シリコン薄膜層602及びシリコン基板601をリアクティブ
イオンエッチングし容量溝606を形成し、第８図に示す
ように容量溝側壁を被覆する姿態に膜厚40〜400Å厚の
薄いシリコン酸化膜又はシリコン窒化膜を形成し第１の
誘電体膜607を形成する。
て詳述する。第６図に示すように比抵抗が0.001〜0.02
Ω−cmのＰ 型シリコン基板601表面に比抵抗が0.1〜10
Ω−cm、膜厚が0.5〜５μｍのＰ型シリコン薄膜層602を
エピタキシャル成長又はCVD法にて堆積した後このシリ
コン薄膜層602を選択的にシリコン酸化物に変換し素子
分離領域603を形成すると共にチャネルストッパ領域604
も形成する。次に第７図に示すようにパターニングされ
た絶縁膜でシリコン基板エッチング用のマスク材605で
シリコン薄膜層602及びシリコン基板601をリアクティブ
イオンエッチングし容量溝606を形成し、第８図に示す
ように容量溝側壁を被覆する姿態に膜厚40〜400Å厚の
薄いシリコン酸化膜又はシリコン窒化膜を形成し第１の
誘電体膜607を形成する。
斯くした後、第９図に示すように全面を被覆してＮ型不
純物を含むポリシリコン又はシリサイド膜608を堆積し
た後熱処理を行うと、Ｎ型不純物が熱拡散しＰ型シリコ
ン薄膜層602部にN+型領域609が形成される。次に、ポリ
シリコン又はシリサイド膜608をリアクティブイオンエ
ッチングすると第10図に示すように側壁部にのみ膜が残
留し他部は除去され第１の容量電極610が形成される。
純物を含むポリシリコン又はシリサイド膜608を堆積し
た後熱処理を行うと、Ｎ型不純物が熱拡散しＰ型シリコ
ン薄膜層602部にN+型領域609が形成される。次に、ポリ
シリコン又はシリサイド膜608をリアクティブイオンエ
ッチングすると第10図に示すように側壁部にのみ膜が残
留し他部は除去され第１の容量電極610が形成される。
次に第11図に示すように膜厚100〜400Åの薄いシリコン
酸化膜又はシリコン窒化膜等の絶縁膜611を形成した後
リアクティブイオンエッチングする。斯くすると前記同
様に側壁部にのみ絶縁膜611が残留し他部は除去され
る。かくして第12図に示すように第２の誘電体膜612が
形成され、更に高濃度不純物を含むＰ型のポリシリコン
又はシリサイド膜でもって第２の容量電極613を形成す
る。ここでこの第２の容量電極613とＰ 型シリコン基
板601とは電気的に接続する。次に第13図に示すように
層間絶縁膜614を熱酸化で形成し、マスク材605も除去す
る。斯くして本発明の情報蓄積部の容量部は形成され
る。後はMOSトランジスタを公知の方法で形成すれば、
第１図に示した本発明の情報蓄積部が完成する。
酸化膜又はシリコン窒化膜等の絶縁膜611を形成した後
リアクティブイオンエッチングする。斯くすると前記同
様に側壁部にのみ絶縁膜611が残留し他部は除去され
る。かくして第12図に示すように第２の誘電体膜612が
形成され、更に高濃度不純物を含むＰ型のポリシリコン
又はシリサイド膜でもって第２の容量電極613を形成す
る。ここでこの第２の容量電極613とＰ 型シリコン基
板601とは電気的に接続する。次に第13図に示すように
層間絶縁膜614を熱酸化で形成し、マスク材605も除去す
る。斯くして本発明の情報蓄積部の容量部は形成され
る。後はMOSトランジスタを公知の方法で形成すれば、
第１図に示した本発明の情報蓄積部が完成する。
これ等の実施例でわかるように本発明に於いては、情報
電荷の蓄積は絶縁ゲート電界効果トランジスタを通して
溝容量部の上部の第１の容量電極側に行なわれる。更に
又高濃度の不純物を有する半導体基板の使用は溝側壁の
シリコン表面の反転を抑え容量値低下を防ぐ役割を果た
す。そこで、高濃度の不純物を有する半導体基板の使用
の代替として通常濃度の基板を用い、溝側壁にのみ高濃
度不純物を熱拡散等で導入する方法でも同様の効果があ
ることに言及しておく。
電荷の蓄積は絶縁ゲート電界効果トランジスタを通して
溝容量部の上部の第１の容量電極側に行なわれる。更に
又高濃度の不純物を有する半導体基板の使用は溝側壁の
シリコン表面の反転を抑え容量値低下を防ぐ役割を果た
す。そこで、高濃度の不純物を有する半導体基板の使用
の代替として通常濃度の基板を用い、溝側壁にのみ高濃
度不純物を熱拡散等で導入する方法でも同様の効果があ
ることに言及しておく。
更に又、本発明を発展させ、第３第４の誘電体膜、第３
第４の容量電極を順次形成し容量の平面密度を増大させ
ることも可能となることにも言及しておく。
第４の容量電極を順次形成し容量の平面密度を増大させ
ることも可能となることにも言及しておく。
以上説明したように本発明は、半導体基板に溝を形成し
この溝側壁に複数の誘電体膜及び複数の容量電極を形成
する。このようにすることで容量の平面密度が増大する
と共に前述したように情報蓄積部間の電気的干渉干渉が
なくなり、情報蓄積部間隔をせばめることが可能とな
る。更に又情報電荷が絶縁物である誘電体膜上に形成し
た容量電極に蓄わえられるためリーク電流の減少が顕著
となり、情報の保持時間が長くなる。更に、本発明では
α粒子によるソフトエラーが急激に減少するという効果
もある。
この溝側壁に複数の誘電体膜及び複数の容量電極を形成
する。このようにすることで容量の平面密度が増大する
と共に前述したように情報蓄積部間の電気的干渉干渉が
なくなり、情報蓄積部間隔をせばめることが可能とな
る。更に又情報電荷が絶縁物である誘電体膜上に形成し
た容量電極に蓄わえられるためリーク電流の減少が顕著
となり、情報の保持時間が長くなる。更に、本発明では
α粒子によるソフトエラーが急激に減少するという効果
もある。
更に又、本発明においては、情報電荷を蓄える容量電極
の対向電極電位を半導体基板でとれるため、レイアウト
が非常に簡単になるという効果も有している。
の対向電極電位を半導体基板でとれるため、レイアウト
が非常に簡単になるという効果も有している。
第１図は本発明の一実施例を示す縦断面図であり、第２
図は第１図の平面図、第３図は第１図の等価回路図であ
る。又第４図は従来の情報蓄積容量部の断面図であり、
第５図は第４図の等価回路図である。第６図乃至第13図
は本発明の一実施例の製造工程を示した断面構造図であ
る。 101……Ｐ シリコン基板、102……シリコン薄膜層、10
3……素子分離領域、104……チャネルストッパ領域、10
5……第１の誘電体膜、106……第１の容量電極、107…
…ゲート電極、108……ゲート絶縁膜、109……N+領域、
110……第２の誘電体膜、111……第２の容量電極、112
……層間絶縁膜、113……電極配線、201……ワード線、
202……ビット線、203……第１の誘電体膜、204……第
１の容量電極、205……第２の誘電体膜、206……第２の
容量電極、401……誘電体膜、402……容量電極、403…
…シリコン基板表面、601……Ｐ シリコン基板、602…
…シリコン薄膜層、603……素子分離領域、604……チャ
ネルストッパ領域、605……マスク材、606……容量溝、
607……第１の誘電体膜、608……ポリシリ又はシリサイ
ド膜、609……N+型領域、610……第１の容量電極、611
……絶縁膜、612……第２の誘電体膜、613……第２の容
量電極、614……層間絶縁膜。
図は第１図の平面図、第３図は第１図の等価回路図であ
る。又第４図は従来の情報蓄積容量部の断面図であり、
第５図は第４図の等価回路図である。第６図乃至第13図
は本発明の一実施例の製造工程を示した断面構造図であ
る。 101……Ｐ シリコン基板、102……シリコン薄膜層、10
3……素子分離領域、104……チャネルストッパ領域、10
5……第１の誘電体膜、106……第１の容量電極、107…
…ゲート電極、108……ゲート絶縁膜、109……N+領域、
110……第２の誘電体膜、111……第２の容量電極、112
……層間絶縁膜、113……電極配線、201……ワード線、
202……ビット線、203……第１の誘電体膜、204……第
１の容量電極、205……第２の誘電体膜、206……第２の
容量電極、401……誘電体膜、402……容量電極、403…
…シリコン基板表面、601……Ｐ シリコン基板、602…
…シリコン薄膜層、603……素子分離領域、604……チャ
ネルストッパ領域、605……マスク材、606……容量溝、
607……第１の誘電体膜、608……ポリシリ又はシリサイ
ド膜、609……N+型領域、610……第１の容量電極、611
……絶縁膜、612……第２の誘電体膜、613……第２の容
量電極、614……層間絶縁膜。
Claims (4)
- 【請求項１】情報蓄積部が１個のMOSトランジスタと１
個の容量部とで構成される半導体記憶装置に於いて、該
容量部が半導体基板内部に延在して形成した溝側壁部に
第１の誘電体膜を形成しこの第１の誘電体膜を被覆して
第１の容量電極を形成しこの第１の容量電極上に第２の
誘電体膜を形成し、当第２の誘電体膜を被覆して第２の
容量電極を形成する姿態で構成され、且つ該第１の容量
電極がMOSトランジスタのソース又はドレイン領域と電
気的に接続され、第２の容量電極が半導体基板と電気的
に接続されていることを特徴とする半導体記憶装置。 - 【請求項２】前記半導体基板内部に延在して形成した溝
側壁が有効不純物を不純物濃度1018〜1021原子／cm3含
有することを特徴とする特許請求の範囲第１項記載の半
導体記憶装置。 - 【請求項３】前記半導体基板が、不純物濃度が1018〜10
21原子／cm3である半導体ウェハー上に膜厚１〜５μ
ｍ、含有不純物濃度1014〜1017原子／cm3の半導体エピ
タキシャル層が形成されていることを特徴とする特許請
求の範囲第１項記載の半導体記憶装置。 - 【請求項４】前記第２の容量電極に前記半導体基板と同
じ導電型の不純物が1018〜1021原子／cm3含まれること
を特徴とする特許請求の範囲第１項記載の半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60253938A JPH0666439B2 (ja) | 1985-11-12 | 1985-11-12 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60253938A JPH0666439B2 (ja) | 1985-11-12 | 1985-11-12 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62113467A JPS62113467A (ja) | 1987-05-25 |
| JPH0666439B2 true JPH0666439B2 (ja) | 1994-08-24 |
Family
ID=17258093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60253938A Expired - Lifetime JPH0666439B2 (ja) | 1985-11-12 | 1985-11-12 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666439B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01185936A (ja) * | 1988-01-21 | 1989-07-25 | Fujitsu Ltd | 半導体装置 |
| JPH0770617B2 (ja) * | 1989-05-15 | 1995-07-31 | 株式会社東芝 | 半導体記憶装置 |
| KR920004368B1 (ko) * | 1989-09-04 | 1992-06-04 | 재단법인 한국전자통신연구소 | 분리병합형 홈의 구조를 갖는 d램셀과 그 제조방법 |
-
1985
- 1985-11-12 JP JP60253938A patent/JPH0666439B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62113467A (ja) | 1987-05-25 |
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