JPH0666596B2

JPH0666596B2 - カレント・ミラーによりバイアス回路へフィードバックをかけた広帯域増幅器

Info

Publication number: JPH0666596B2
Application number: JP1192453A
Authority: JP
Inventors: アンソニー・ディー・ウォング; ロバート・マーク・スティット・ザ・セカンド
Original assignee: バー・ブラウン・コーポレーション
Priority date: 1988-07-25
Filing date: 1989-07-25
Publication date: 1994-08-24
Anticipated expiration: 2009-08-24
Also published as: GB2222043A; US4897616A; DE3924471A1; FR2634604A1; GB2222043B; JPH0279606A; FR2634604B1; GB8916077D0

Description

【発明の詳細な説明】（産業上の利用分野）本発明は広帯域増幅器に関し、更に詳しくは、モノリシ
ック集積回路に集積可能な程度に小さな補償用コンデン
サによって動作可能なバイアス制御回路に関する。

（従来の技術）極めて多くの広帯域増幅器が公知となっており、例を挙
げれば、米国特許第4358739号（Nelson）や、同第45020
20号（Nelson et al）に開示されているものなどがあ
る。先行技術に係る広帯域増幅器はいずれもが（更には
本発明の回路も）プッシュプル・ゲイン段を流れる電流
を検出して入力バイアス回路部へのフィードバックを発
生する。入力バイアス回路を備えることを必要としてい
る。バイアス回路部はこのフィードバックに応答して入
力段のためのバイアス電圧を発生し、それによって、出
力段の電力消費量の変動に起因するドリフトを防止して
いる。このフィードバックによる修正によって、温度を
原因とする出力トランジスタのVBE（ヘース−エミッタ
間電圧）の減少の結果として生じる、この出力トランジ
スタの電流の増加が防止されている。斯かるVBEの減少
は、もしそれが補償されなかったならば、出力トランジ
スタ電流の「熱暴走」を引き起こす可能性があり、その
結果出力トランジスタが破壊されるおそれがある。

（発明が解決しようとする課題）先行技術に係る広帯域増幅器のバイアス・フィードバッ
ク回路では常に、プッシュプル出力段の出力トランジス
タの電流の検出された電流変動に対する応答は、低速の
応答とされている。応答を低速にすることによって、広
帯域増幅器の入力段の高周波性能にバイアス回路が影響
を与えることがないようにしているのである。いかなる
先行技術に係る広帯域増幅器においても、必要な低速フ
ィードバック応答を発生させるためには、少なくとも0.
01マイクロファラド程度の容量を有する非常に大きな補
償用コンデンサがこれまで必要とされていた。残念なが
ら、そのような大きなコンデンサをモノリシック集積回
路ないしハイブリッド集積回路に設けることは全く実際
的ではない。そのため、先行技術に係る集積回路広帯域
増幅器では、これまで余分のパッケージ・ピンと大きな
外付けコンデンサとが必要とされていた。

従って本発明の目的は、バイアス回路補償用の内部コン
デンサを備えた集積回路の広帯域増幅器を提供すること
にある。

本発明の更なる目的は、その入力バイアス・フィードバ
ック回路にバイアス回路補償用の内部コンデンサを備え
ることによって、高い信頼性をもって動作するようにし
た集積回路の広帯域増幅器を提供することにある。

（課題を達成するための手段）要約して、且つその１つの実施例に即して述べるなら
ば、本発明は、充分に小さな補償用キャパシタンスで動
作することができそれによって補償用コンデンサを増幅
器と共に集積回路チップ上に含めることが可能な、増幅
器の入力バイアス・フィードバッック回路を提供するも
のである。本発明の１つの実施例においては、第１のカ
レント・ミラー回路を用いて、増幅器の出力段の第１の
トランジスタのエミッタ電流が検出されている。このカ
レント・ミラー動作により得られる鏡映電流に対してあ
る割合をなすフィードバック電流が、極めて高い出力イ
ンピーダンスを持つ第２のトランジスタの中を流され
る。高インピーダンスの電流源から基準電流が供給され
ており、フィードバック電流がこの基準電流と比較され
てエラー信号が発生される。このエラー信号は、直流バ
イアス回路の高インピーダンスの出力端子へ供給され、
こ直流バイアス回路は、フィードバック電流が基準電流
と等しくなるように増幅器の出力段へ供給されている直
流バイアス電圧を制御する。エラー信号に対しては、補
償用コンデンサによる補償が加えられる。ここで説明す
る本発明の実施例においては、出力段の第２のトランジ
スタのエミッタ電流が第２のカレント・ミラー回路によ
って検出されており、それによって、カレント・ミラー
動作によって得られる第２の鏡映電流が発生されてい
る。先の第１の鏡映電流を反転した複製電流がこの第２
の鏡映電流と加え合わされ、それによって、この加え合
わされた鏡映電流の一定の部分であるフィードバック電
流が発生される。このフィードバック電流は高い出力イ
ンピーダンスを有するトランジスタの中を流された後
に、高インピーダンスの電流源からの基準電流と加え合
わされる。

（実施例）第２図の現時点において好適と考えられている実施例を
説明する前に、先ず、第１図の先行技術に係る回路につ
いて簡単に説明しておけば、先行技術との相違をなして
いる本発明の特徴をより明らかに理解するのに役立つと
思われる。第１図は、コムリニアCLC300A型広帯域増幅
器（COMLINEAR CLC300A wideband amplifier）の回路を
示している。この回路のプッシュプル出力段はPNPトラ
ンジスタ１とNPNトランジスタ２とを含み、それらのト
ランジスタのコレクタ電極は、２つのダイオードと１つ
の抵抗器とを介して互いに接続されている。トランジス
タ３及び４と抵抗器５及び６とは、トランジスタ１及び
２のベース電極に印加されるバイアス電圧を保持してい
る。出力電圧VOUTを発生するこのNPN／PNPッシュプル出
力駆動回路の入力部に印加されるバイアス電圧を調節す
るために、抵抗器７と８とが夫々トランジスタ１と２の
エミッタを＋VCCと−VCCとに接続しており、それによっ
て夫々トランジスタ１と２を流れるエミッタ電流を検出
するようになっている。

容易に理解されるように、抵抗器５、トランジスタ３、
トランジスタ４、そして抵抗器６を流れる電流が比較的
一定である場合には、トランジスタ１及び２の領域の電
力消費量が急激に増加するとそれらのトランジスタ１及
び２のVBE電圧が低下し、それによってトランジスタ１
及び２を流れる電流が増加する。これらによって更にそ
れらのトランジスタの温度が上昇するため、もしそれら
のトランジスタ１と２の夫々のベースの間に印加されて
いるバイアス電圧に対してそれに応じた修正が加えられ
ないならば、熱暴走をおこしかねない。導体９と10と
は、そのようなトランジスタ１及び２のVBE電圧の低下
に起因する抵抗器７と８の夫々の両端間の電圧上昇を伝
達することによって、オペアンプ13の入力端子間へフィ
ードバック信号を供給している。このオペアンプ13の出
力からは、トランジスタ３と４の夫々のベース間に印加
されることによってトランジスタ１及び２のVBE電圧の
低下を補償する修正電圧が発生される。この回路におい
ては、バイアス補償用コンデンサ15は様々な問題の発生
を防止するためには少なくとも0.01マイクロファラド程
度でなければならず、ここで様々な問題とは、例えば静
止時供給電流の変調、入力オフセット電圧のドリフト、
帯域巾やセトリングタイム等のACパラメータに影響を及
ぼす可能性のある内部バイアス電圧及び電流の変動等で
ある。従って、このバイアス補償用コンデンサ15は、こ
の広帯域増幅器のその他の部分と共に単一の集積回路チ
ップに含ませることは不可能である。

次に、第２図に関し、モノリシック集積回路の広帯域増
幅器20は増幅段21を含んでおり、この増幅段21は第１図
の先行技術に係る回路の増幅段に非常に類似した一般的
な回路を含んでいる。この広帯域増幅器20は更に本発明
のフィードバック・バイアス回路22を含んでいる。増幅
段21はPNPトランジスタ70を含んでおり、このトランジ
スタ70はそのエミッタが1.2キロオームの抵抗器を介し
て＋VSに接続されており、また、そのコレクタがPNPト
ランジスタ71のエミッタに接続されている。トランジス
タ70のコレクタは更にNPNトランジスタ３のベースにも
接続されている。トランジスタ71はそのコレクタが−VS
に接続されており、また、そのベースが＋VINに接続さ
れている。

NPNトランジスタ76はそのエミッタが1.2キロオームの抵
抗器を介して−VSに接続されており、また、そのコレク
タがNPNトランジスタ77のエミッタに接続されている。
トランジスタ76のコレクタは更にPNPトランジスタ４の
ベースにも接続されている。トランジスタ77のコレクタ
は＋VSに接続されており、また、そのベースは＋VINに
接続されている。トランジスタ３と４の夫々のエミッタ
は−VINに接続されている。

トランジスタ３のコレクタは1.2キロオームの抵抗器30
を介して＋VSに接続されていると共にPNPトランジスタ
１のベースにも接続されている。同様にトランジスタ４
のコレクタは1.2キロオームの抵抗器31を介して−VSに
接続されていると共にNPNトランジスタ２のベースにも
接続されている。

トランジスタ１のコレクタは、NPNトランジスタ28のベ
ースに接続されていると共に、ダイオード接続されたNP
Nトランジスタ24のコレクタ及びベースにも接続されて
おり、このトランジスタ24のエミッタは16.25オームの
抵抗器26の一方の端子に接続されており、この抵抗器26
の他方の端子は、ダイオード接続されたPNPトランジス
タ25のエミッタに接続されている。このトランジスタ25
のベース及びコレクタはPNP出力駆動トランジスタ29の
ベースに接続されていると共にトランジスタ２のコレク
タにも接続されている。NPN出力駆動トランジスタ28の
コレクタは＋VSに接続されており、また、そのエミッタ
は3.25オームの抵抗器83を介してVOUTに接続されてい
る。トランジスタ29のコレクタは−VSに接続されてお
り、またそのエミッタは3.25オームの抵抗器84を介して
てVOUTに接続されている。

本発明に従がい、トランジスタ１及び２のエミッタ電流
の検出は、第１図の７や８のような抵抗器によっては行
なっていない。その替りに、トランジスタ１のエミッタ
電流は、トランジスタ32及び33を含んでなるPNPカレン
ト・ミラー回路を流れるようになっている。トランジス
タ32のエミッタ面積はトランジスタ33のエミッタ面積の
20倍とすることができるが、ただしこのとおりの面積比
が絶対なのではない。トランジスタ32のコレクタ及びベ
ースはトランジスタ１のエミッタに接続されている。ト
ランジスタ32と33の夫々のエミッタは＋VSに接続されて
いる。トランジスタ33のコレクタは導体34を介してPNP
トランジスタ35のエミッタに接続されており、このトラ
ンジスタ35はバイアス・フィードバック回路の一部を形
成している。以上によって、導体34を流れる電流はトラ
ンジスタ１のエミッタ電流の20分の１となっている。

同様に、NPNトランジスタ41及び42を含んでなるNPNカレ
ント・ミラー回路が、トランジスタ２のエミッタ電流の
値を縮小（例えば20分の１に）した大きさの電流をカレ
ント・ミラー動作によって発生させる。NPNトランジス
タ41のコレクタ及びベースはトランジスタ２のエミッタ
に接続されていると共にNPNトランジスタ42のベースに
も接続されている。トランジスタ41と42の夫々のエミッ
タは−VSに接続されている。トランジスタ42のコレクタ
は導体39を介してフィードバック・バイアス回路に接続
されており、このフィードバック・バイアス回路は、ト
ランジスタ35、37、38、40、43、45、47と補償用コンデ
ンサ65とを含んでなるものである。

トランジスタ35のベースは導体85を介してPNPトランジ
スタ80のコレクタ及及びベース、それにJFET81のゲート
及びソースに接続されている。（本明細書に記載されて
いるJFETはいずれもＰチャネルJFETである。）トランジ
スタ80はそのエミッタがPNPトランジスタ79のコレクタ
及びベースに接続されており、このトランジスタ79のエ
ミッタは導体50に接続されている。JFET81のドレーンは
NPNトランジスタ57のコレクタ及びベースに接続されて
おり、このトランジスタ57のエミッタは、ダイオード接
続されたトランジスタ58、59、及び60に直列に接続され
ている。

トランジスタ48のエミッタはPNPトランジスタ53のコレ
クタとPNPトランジスタ54のベースとに接続されてい
る。トランジスタ48のコレクタはJFET47のソースとNPN
トランジスタ49のコレクタとに接続されている。トラン
ジスタ55のエミッタはトランジスタ53のベースとトラン
ジスタ54のコレクタとに接続されている。トランジスタ
54のエミッタは導体50に接続されている。トランジスタ
53のエミッタは、8.87キロオームの抵抗器91を介して導
体50に接続されている。トランジスタ49のエミッタは、
84.95キロオームの抵抗器52を介して導体50に接続され
ており、この導体50は、ダイオード接続されたNPNトラ
ンジスタ66のエミッタに接続されている。トランジスタ
66のコレクタ及びベースは＋VSに接続されている。トラ
ンジスタ48、49、及び55の夫々のベース電極は導体63を
介してJFET56のゲートに接続されている。JFET56のソー
スは、1.5キロオーム抵抗器82を介して導体63に接続さ
れている。JFET56のドレーンは−VSに接続されている。

JFET47のドレーンは導体46を介して350ピコファラドの
補償用コンデンサ65の一方の端子に接続されており、こ
のコンデンサ65の他方の端子は−VSに接続されている。
導体46は更にJFET64のゲート電極にも接続されており、
このJFET64のソースはJFET69のドレーンとNPNトランジ
スタ72のベースとに接続されている。

トランジスタ35のコレクタは導体36を介してNPNトラン
ジスタ37のコレクタ及びベースとNPNトランジスタ38の
ベースとへ接続されており、これらのトランジスタ37及
び38のエミッタは、夫々0.3キロオームの抵抗器92及び9
3を介して−VSに接続されている。トランジスタ37及び3
8の夫々のエミッタ領域どうし、それに抵抗器92と93の
夫々の抵抗値どうしは等しくすることができ、そのよう
にした場合には、導体36とトランジスタ37とを流れる電
流は、カレント・ミラー動作によってその大きさのまま
鏡映されてトランジスタ38のコレクタを流れ、そして導
体39がトランジスタ38のコレクタに接続されている接続
部において、この導体39とNPNトランジスタ42のコレク
タとを流れている電極に加え合わされる。導体39はNPN
トランジスタ40と43の夫々のエミッタに接続されてお
り、それらのトランジスタ40と43のベースは、ダイオー
ド接続されたNPNトランジスタ58のベース及びコレクタ
に接続されている。ダイオード接続されたトランジスタ
58、59、及び60は、トランジスタ58のベースを−VSより
VBE電圧３つ分高く維持している。

トランジスタ40のコレクタはNPNトランジスタ45のエミ
ッタに接続されており、このトランジスタ45のコレクタ
はJFET47のドレーンに接続されている。トランジスタ45
のベースはNPNトランジスタ44のベースに接続されてお
り、このトランジスタ44のコレクタは＋VSに接続され、
またそのエミッタはNPNトランジスタ43のコレクタに接
続されている。トランジスタ45のベースは更に、ダイオ
ード接続されたNPNトランジスタ57のベース及びコレク
タに接続されている。

NPNトランジスタ72のコレクタはJFET69のゲート電極
と、PNPトランジスタ70のベースと、トランジスタ67の
コレクタ及びベースとに接続されている。JFET69のソー
スは２キロオームの抵抗器を介して、ダイオード接続さ
れたPNPトランジスタ67のコレクタ及びベースに接続さ
れており、このトランジスタ67のエミッタは、0.6キロ
オームの抵抗器94を介して＋VSに接続されている。トラ
ンジスタ70のエミッタは、0.6キロオームの抵抗器95を
介して＋VSに接続されている。

ダイオード接続されたNPNトランジスタ73はトランジス
タ72のエミッタと、ダイオード接続されたNPNトランジ
スタ74のコレクタ及びベースとの間に、直列に接続され
ている。NPNトランジスタ74のエミッタは、NPNトランジ
スタ76のベースと、ダイオード接続されたNPNトランジ
スタ75のコレクタ及びベースと、JFET64のドレーンとに
接続されている。トランジスタ75のエミッタは、0.6キ
ロオームの抵抗器96を介して−VSに接続されている。ト
ランジスタ76のエミッタは、0.6キロオームの抵抗器97
を介して−VSに接続されている。

フィードバック・バイアス回路22は、複数のブロックが
組合さったものとして解析することができる。最初のブ
ロックは、カレント・ミラー・トランジスタ32及び33と
トランジスタ41及び42とを含んでいる。トランジスタ32
及び33を含んでなるPNPカレント・ミラーは、トランジ
スタ１のエミッタ電流を取り出し、その電流をある割合
で縮小した部分を鏡映して導体34へ送出している。同様
に、NPNカレント・ミラーであるトランジスタ41及び42
は、トランジスタ２のエミッタ電流を取り出し、その電
流をある割合で縮小した部分を鏡映して導体39へ送出し
ている。この回路の縮小係数は20分の１であり、この縮
小係数は両方のミラー回路で同一の値が用いられてい
る。

トランジスタ66は、単に＋VSと、バンドギャップ電流源
（トランジスタ54、53、55、48、49、JFET47、JFET56、
及び抵抗器82、52、91）及びダイオード・バイアス素子
列（トランジスタ79、80、JFET81、トランジスタ57、5
8、59、60）との間に、ダイオード電圧降下を提供して
いるだけである。このようにしてあるのは、トランジス
タ33が初期にオンに転じたときに飽和してしまうことの
ないように、トランジスタ35のエミッタとこのトランジ
スタ33のコレクタとの間に充分な「余裕（headroom）」
をとっておくためである。

トランジスタ79、80、JFET81、トランジスタ57、58、5
9、及び60は、このバイアス回路22の他の素子にバイア
スを提供している。JFET81はそのゲートとソースとが接
続されており、それによってJFET81は、この素子列の中
に含まれているその他のダイオード接続されたトランジ
スタのための、セルフ・バイアス式電流源となってい
る。

バンド・ギャップ電流源は、トランジスタ54、53、55、
48、49、JFET47、JFET56、及び抵抗器82、52、91から構
成されている。トランジスタ54、53、55、48、及び抵抗
器91は、温度の上昇につれて増加する電流を提供し、一
方、トランジスタ49及び抵抗器52は、温度の上昇につれ
て減少する電流を提供している。これら２つの電流は加
え合わされてJFET47のソースへ供給されている。このJF
ET47のドレーンは、温度係数がゼロ或いは略々ゼロの電
流を提供しており、しかも非常に高い出力インピーダン
スを提供している。JFET56はそのソースが抵抗器82に接
続され、この抵抗器82の他端はこのJFET56のゲート接続
されており、これによって、バンド・ギャップ電流源を
始動させるための、小さな電流値のセルフ・バイアス式
電流源が構成されている。

トランジスタ35はトランジスタ33と直列に接続されてお
り、それによって、トランジスタ42のベース−コレクタ
間に発生しているバイアスと同等のバイアスを、このト
ランジスタ33のベース−コレクタ間に提供している。こ
の接続は更に、供給電圧が変化した際にトランジスタ37
に供給されている電流が変動することを防止するための
カスコードとしても機能しており、そのような現象は当
業者には周知のアーリー効果に起因して生じるものであ
る。トランジスタ37及び38と抵抗器92及び93とはもう１
つの別のカレント・ミラーを形成しており、このカレン
ト・ミラーはトランジスタ35からの電流、つまりはトラ
ンジスタ33からの電流を、トランジスタ42からの電流と
同一の極性となるように変換するためのものである。こ
れらの電流は、トランジスタ40とトランジスタ43のエミ
ッタ接続部において互いに加え合わされる。

トランジスタ40と43とは同一のVBEを共有しており、そ
のため一定の比率関係に保たれる。この例においては、
トランジスタ43のエミッタ面積はトランジスタ40のエミ
ッタ面積の19倍の大きさとされており、そのためトラン
ジスタ43のエミッタ領域は、トランジスタ40のエミッタ
電流の19倍の電流を流すようになっている。実際に、接
続部39における合計電流は、トランジスタ40のコレクタ
を通過して流れ出るときには20分の１になっている。ト
ランジスタ45は、導体46へ出力する際の出力インピーダ
ンスを高くするためのカスコードとして機能しており、
この導体46へはバンドギャップ電流源も接続されてい
る。トランジスタ44は、トランジスタ43のコレクタ−ベ
ース間電圧をトランジスタ40のコレクタ−ベース間電圧
と同一にすることによって、アーリー効果により生じる
エラーを小さく抑えている。

JFET64、JFET69、トランジスタ72、73、74、及び抵抗器
68は、電圧により制御される電圧制御式電流源を形成し
ている。JFET69はそのソース抵抗器68が接続されてお
り、この抵抗器68の他端はこのJFET69のゲートに接続さ
れていて、これによって、中程度の電流値のセルフ・バ
イアス式電流源が形成されている。この電流源は、JFET
64のバイアス電流とトランジスタ72のベース電流とを提
供する機能を果たしている。JFET64はソース・フォロワ
として機能しており、トランジスタ72のベースを駆動し
ている。このJFET64のゲート電圧が上昇すると、それに
よってトランジスタ72はより多くの電流を流すようにな
る。トランジスタ73及び74は、このJFET64のゲート電圧
を、トランジスタ45の飽和を防止するのに充分な高い電
圧に維持するための、レベル・シフト・デバイスとして
機能している。

この電圧制御式電流源（JFET64、JFET69、トランジスタ
72、73、74、及び抵抗器68）からの電流は、正電圧供給
線路に設けられているカレント・ミラー（トランジスタ
67、70）と抵抗器94及び95と、負電圧供給線路に設けら
れているカレント・ミラー（トランジスタ75及び76）と
抵抗器96及び97とへ流れている。これらのカレント・ミ
ラーは広帯域増幅器21へ電流を供給している。この回路
ではそのようにはしていないが、これらのミラー回路
を、電流の縮小を伴なうものとしても良い。それは、例
えばその電圧制御式電流源に流れ込む電流を減少させる
ことが望ましこともあるからである。

動作について説明すると、バイアス・フィードバック回
路は以下のようにして機能する。ゲイン・トランジスタ
１のエミッタ電流はトランジスタ32を通って流れ、そし
てトランジスタ33で鏡映され、この鏡映された電流が導
体34に送出される。この鏡映電流は、トランジスタ１の
エミッタ電流が20分の１に縮小されたものとなってい
る。この縮小された電流は、トランジスタ35と導体36と
を経由してNPNカレント・ミラー・トランジスタ37へ流
れる。この電流は倍率１で鏡映され、これによってそれ
と同じ大きさのトランジスタ38のコレクタとエミッタと
を通って−VSへ流れる電流が発生される。実際には、ト
ランジスタ33のコレクタを流れる電流の「向き」はこの
とき既に「逆転」されており、従ってこの電流はこの時
点では＋VSから「流れ込んで」いるというより、むしろ
−VSへ「吸い込まれて」いるのである。この電流は続い
て導体39において、この導体39を通りカレント・ミラー
・トランジスタ42のコレクタを通って流れている縮小さ
れた鏡映電流と「加え合わ」される。この鏡映電流もま
た、−VSへ「吸い込まれて」いる。トランジスタ42のこ
のコレクタ電流は、以上と同様にして、トランジスタ２
のエミッタ電流から得られているものである。

以上の２つの縮小されたトランジスタ１と２の鏡映電流
の和は、そのうちの20分の19がトランジスタ43を流れ、
またそのうちの20分の１がトランジスタ40を流れるよう
に分割される。従ってトランジスタ１と２の夫々のエミ
ッタを流れる電流の和の400分の１が、トランジスタ45
を流れる。（この400分の１という比の値は絶対的なも
のではなく、JFET47のドレーンとトランジスタ45のコレ
クタとに負荷をかけることができるように、導体46にお
けるインピーダンスが非常に高くありさえすれば良
い。）トランジスタ45のコレクタにはこのように非常に
小さな電流しか流れないため、このトランジスタ45のコ
レクタのインピーダンスは非常に高い。

動作について説明すると、トランジスタ32及び33を含ん
でなるカレント・ミラーは、局部的な温度上昇とその結
果として生じるVBE「スレショルド」電圧の低下とに起
因するトランジスタ１の電流の増加を検出し、そしてこ
の電流増加分を20分の１に縮小する。同様にして、トラ
ンジスタ41及び42を含んでなるカレント・ミラーは、ト
ランジスタ２の電流増加を検出してそれを20分の１に縮
小する。これらの既に20分の１とされているトランジス
タ１と２とを流れる電流増加の合計は、その20分の１が
トランジスタ40び45を流れるために、更に20分の１にさ
れる。続いて、トランジスタ45のコレクタを流れるこの
電流がバンドギャップ基準電流源によって発生されてい
る基準電流と比較され、そしてそれに応じた調節がトラ
ンジスタ３と４の夫々のベースの間に印加されているバ
イアス電圧に対して加えられ、それによって、トランジ
スタ45のコレクタを流れる電流は、JFET47を流れる基準
電流量と一致するようになる。

既に述べたように、トランジスタ45のコレクタの出力イ
ンピーダンスとJFET47のドレーンの出力インピーダンス
とはいずれも非常に高い。JFET64のゲートへの入力イン
ピーダンスもまた非常に高い。これら３つの素子の全て
は節点46に接続されているため、この節点におけるイン
ピーダンスは非常に高い。従ってこの節点46は、このフ
ィードバック回路の周波数応答をロールオフさせるコン
デンサを接続するための、理想的な点となる。350ピコ
ファラドのコンデンサCCは、この節点から負電源−VSへ
と接続されている。この接続によって、この回路の応答
が約9.7ヘルツへロールオフするようになっていると共
に、負電源の変動が節点46へ伝えられるためパワー・サ
プライ・リジェクションが向上している。このキャパシ
タンスはこの広帯域増幅器のその他の部分と共に同一の
集積回路チップ上に容易に集積させることができる。

以上の結果、このフィードバック回路では約10ヘルツと
いう極めて低い周波数ボールが得られており、そのた
め、このバイアス・フィードバック回路の動作が広帯域
増幅器部分21の高周波性能に対して大きな干渉を生じる
ことがないようになっている。

この、フィードバックによって行なわれる、トランジス
タ３と４の夫々のベースの間に印加されているバイアス
電圧に対する調節動作は、JFET47を流れる電流がトラン
ジスタ45を流れる電流より大きい場合を想定すれば、お
そらく最も明瞭に理解することができよう。そのような
場合には、余分の電流は導体46へと流れ、この導体46の
電圧を上昇させる。ソース・フォロワであるJFET64はト
ランジスタ72のベース電圧を上昇させ、それによってこ
のトランジスタ72を流れる電流が増加し、そしてその結
果、トランジスタ70と76を流れる電流も増加する。これ
によってトランジスタ３と４の夫々のベース電極の間に
印加されているバイアス電圧が上昇し、それによってト
ランジスタ１と２を流れる電流が増加する。トランジス
タ１と２を流れる電流の増加は、既に説明したようにし
て、導体34と39に鏡映し戻され、そして加え合わされ
る。以上の結果、トランジスタ45のコレクタを流れる電
流は、それがJFET47のドレーン電流と一致するようにな
るまで増加されることになる。ここで、図示例のバイア
ス回路以外のバイアス回路を用いることも可能であるこ
とに留意されたい。例えば、本出願人は入力オフセット
電圧がゼロである回路について開発を行なっているとこ
ろである。

第２図の回路をモノリシック集積回路として構成したも
のにおいては、350ピコファラドのコンデンサCCは約28.
5ミル×28.5ミルの面積を占有しているに過ぎない。こ
れに対して、先行技術において必要とされている0.01マ
イクロファラドのコンデンサの場合には、もし同じモノ
リシック・チップ上に構成するならば、152.5ミル×15
2.5ミルの面積が必要とされることになる。

以上に説明した本発明は、外付けの補償用コンデンサを
必要とせず、しかもバイアス・フィードバック回路の動
作の相互作用によって広帯域増幅器の特性に対して先に
言及したような影響が及ぶことを回避した、広帯域増幅
回路のための比較的シンプルなバイアス・フィードバッ
ク制御回路を提供するものである。

留意頂きたいことは、この明細書で使われている「出力
段」という用語は、ゲイン回路（例えばトランジスタ１
と２を含んで成る回路）及び／または、出力バッファ回
路（例えばトランジスタ28と29を含んで成る回路）の両
者を包含する用語だということである。従ってこの出力
段はその前段の回路段（例えばトランジスタ３と４を含
んで成る回路）と、例えばVOUT端子99等の出力端子との
間に配設されているものである。

【図面の簡単な説明】

第１図は、本発明と比較対照するための、先行技術に係
る回路の回路図である。第２図は、本発明の広帯域増幅器の回路図である。尚、図中、１……第１トランジスタ、２……第３トランジスタ、 20……広帯域増幅器、 21……増幅段（出力段）、 22……フィードバック回路、 32、33……第１カレント・ミラー、 45……第２トランジスタ、 46……第１導体、 64……第１電界効果トランジスタ、 65……補償用コンデンサ。

フロントページの続き (56)参考文献特開昭60−112303（ＪＰ，Ａ) 特開昭60−213107（ＪＰ，Ａ) 特開昭60−217706（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】広帯域増幅器の入力段（3,4,71,77）への
バイアス回路による修正動作を制御するための方法であ
って、前記広帯域増幅器は、前記入力段と、及び出力段
であってゲイン回路（1,2）と該ゲイン回路により駆動
される出力バッファ回路（28,29）とを含む出力段とを
備えており、前記方法が、ａ）前記広帯域増幅器の前記ゲイン回路の第１トランジ
スタ（１）のエミッタ電流を検出して該エミッタ電流よ
り第１係数だけ小さい第１電流を発生するステップと、ｂ）前記第１電流を、第２電流と、前記第１電流より第
２係数だけ小さい第３電流とに分割し、しかも、前記バ
イアス回路の制御用トランジスタである電界効果トラン
ジスタ（64）のゲート電極にそのコレクタが第１導体
（46）を介して接続されている第２トランジスタ（45）
から、前記第３電流を導出するステップと、ｃ）定電流源回路（53,54,91）を用いて前記第１導体へ
第４電流を供給するステップであって、前記バイアス回
路が前記第１トランジスタのベース電極の電圧を調節す
ることにより前記第３電流が前記第４電流と等しくなる
ようにするステップと、を含んでいる方法。
【請求項２】前記エミッタ電流の検出と前記第１電流の
発生とをカレント・ミラー回路（32,33）を用いて行な
うことを前記ステップａが含んでいること、を特徴とす
る請求項１記載の方法。
【請求項３】前記バイアス回路の前記第３電流に対する
応答をコンデンサ（65）を前記第１導体（46）に接続す
ることによって補償することを含んでおり、前記広帯域
増幅器、前記バイアス回路、前記電界効果トランジス
タ、前記カレント・ミラー回路、及び前記コンデンサの
全てがモノリシック集積回路チップ上に含まれているこ
と、を特徴とする請求項２記載の方法。
【請求項４】前記ゲイン回路の第２トランジスタ（２）
のエミッタ電流を検出することと、該第２トランジスタ
の該エミッタ電流より前記第１係数だけ小さい第５電流
を発生することと、該第５電流と、前記第１電流と同じ
振幅の電流とを加え合わせて第６電流を発生することと
を前記ステップａが含んでおり、且つ、前記第６電流を
分割して前記第３電流を発生することを前記ステップｂ
が含んでおり、前記第１トランジスタと前記第２トラン
ジスタとが前記出力バッファ回路の１対の出力トランジ
スタ（28,29）の各制御電極間にバイアス電圧を発生す
るように結合されていること、を特徴とする請求項３記
載の方法。
【請求項５】入力段（3,4,71,77）と、出力段であって
ゲイン回路（1,2）と該ゲイン回路により駆動される出
力バッファ回路（28,29）とを含む出力段と、バイアス
回路とを含んでいる広帯域増幅器であって、ａ）前記ゲイン回路の第１トランジスタ（１）のエミッ
タ電流を検出し、これに応答して、該第１トランジスタ
の該エミッタ電流より第１係数だけ小さい第１電流を発
生するための手段と、ｂ）前記第１電流と同じ大きさの電流を、第２電流と、
前記第１電流より第２係数だけ小さい第３電流とに分割
するための手段と、ｃ）前記バイアス回路の制御用トランジスタである電界
効果トランジスタ（47）のゲート電極にそのコレクタが
第１導体（46）を介して接続されている第２トランジス
タ（45）から、前記第３電流を導出するための手段と、ｄ）定電流源回路を用いて前記第１導体へ第４電流を供
給するための手段であって、前記バイアス回路が前記第
１トランジスタのベース電極の電圧を調節することによ
り前記第３電流が前記第４電流と等しくなるようにする
手段と、を含んでいる広帯域増幅器。
【請求項６】検出及び第１電流の発生のための前記手段
が、前記第１トランジスタの前記エミッタ直列に接続さ
れ前記第１電流を発生するカレント・ミラー回路（32,3
3）を含んでいること、を特徴とする請求項５記載の広
帯域増幅器。
【請求項７】前記第１導体（46）に接続された補償用コ
ンデンサ（65）を含んでいること、を特徴とする請求項
６記載の広帯域増幅器。
【請求項８】前記ゲイン回路の第２トランジスタ（２）
のエミッタ電流を検出し該第２トランジスタの該エミッ
タ電流より前記第１係数だけ小さい第５電流を発生する
ための手段と、該第５電流と、前記第１電流と同じ振幅
の電流とを加え合わせて第６電流を発生するための手段
（39）とを含んでおり、且つ、第１電流を分割するため
の前記手段が、前記第６電流を分割して前記第３電流を
発生し、前記第１トランジスタ及び前記第２トランジス
タが前記出力バッファ回路の１対の出力トランジスタ
（28,29）の各制御電極間のバイアス電圧を発生するよ
うに結合されていること、を特徴とする請求項７記載の
広帯域増幅器。
【請求項９】増幅器の出力段における直流バイアス電圧
を該出力段から入力段へのフィードバックによって制御
するための方法であって、ａ）カレント・ミラー（32,33）を用いて前記出力段の
第１トランジスタのエミッタ電流を検出して、鏡映電流
を発生するステップと、ｂ）前記鏡映電流に対してある割合をなすフィードバッ
ク電流を、第２トランジスタ（45）を介して導出するス
テップと、ｃ）前記フィードバック電流を基準電流と比較してエラ
ー信号（46）を発生するステップと、ｄ）前記エラー信号に応じて前記出力段の前記直流バイ
アス電圧を調節することによって、前記フィードバック
電流が前記基準電流と等しくなるようにするステップ
と、を含んでいる方法。
【請求項１０】補償用コンデンサ（65）により前記エラ
ー信号に補償を加えることを含んでおり、前記増幅器と
前記補償用コンデンサとが単一の集積回路チップ上に設
けられていること、を特徴とする請求項９記載の方法。