JPH0667977A - 障害系メモリデータ転送制御方式 - Google Patents
障害系メモリデータ転送制御方式Info
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- JPH0667977A JPH0667977A JP4208669A JP20866992A JPH0667977A JP H0667977 A JPH0667977 A JP H0667977A JP 4208669 A JP4208669 A JP 4208669A JP 20866992 A JP20866992 A JP 20866992A JP H0667977 A JPH0667977 A JP H0667977A
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- JP
- Japan
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- memory
- cache
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- Techniques For Improving Reliability Of Storages (AREA)
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Abstract
(57)【要約】
【目的】キャッシュ内のライトバックしなければならな
いデータを高速に、かつプロセッサバス障害が発生して
いても他系メモリに転送する。 【構成】両系のＭＭ３の内容を同一に保たなければなら
ないシステムにおいて、ソフトウェアまたはハードウェ
アの指示によりＥＤＵ６がＳＬ９を切り替え、ライトバ
ック制御回路にライトバック指示信号を送出する。ライ
トバック制御回路はキャッシュメモリ回路の全ブロック
に対して、ライトバック表示のチェックを行なう。ライ
トバックの必要なブロックのアドレス／データのみをＳ
Ｌ９に送出し、他系メモリに転送する。全ブロック終了
すると、ライトバック完了通知をＥＤＵ６に送出し、ソ
フトウェアに割込みが起動する。
いデータを高速に、かつプロセッサバス障害が発生して
いても他系メモリに転送する。 【構成】両系のＭＭ３の内容を同一に保たなければなら
ないシステムにおいて、ソフトウェアまたはハードウェ
アの指示によりＥＤＵ６がＳＬ９を切り替え、ライトバ
ック制御回路にライトバック指示信号を送出する。ライ
トバック制御回路はキャッシュメモリ回路の全ブロック
に対して、ライトバック表示のチェックを行なう。ライ
トバックの必要なブロックのアドレス／データのみをＳ
Ｌ９に送出し、他系メモリに転送する。全ブロック終了
すると、ライトバック完了通知をＥＤＵ６に送出し、ソ
フトウェアに割込みが起動する。
Description
【０００１】
【産業上の利用分野】本発明は障害系メモリデータ転送
制御方式に関する。
制御方式に関する。
【０００２】
【従来の技術】図６は従来の障害系メモリデータ転送制
御方式の一例を示すブロック図で、ライトスルー方式の
キャッシュ制御を行ないメモリ内容の同一性を保証する
方式である。本方式はプログラムを実行するマイクロプ
ロセッサ（以下ＣＰＵ）１と、キャッシュ制御回路（以
下ＣＭＵ）２と、メインメモリ（以下ＭＭ）３と、メモ
リ制御回路（以下ＭＭＵ）４と、二重書込回路（以下Ｄ
ＷＵ）５と、障害検出回路（以下ＥＤＵ）６と、入出力
制御回路（以下ＩＯＣ）７と、入出力装置（以下ＩＯ）
８とから構成されている。
御方式の一例を示すブロック図で、ライトスルー方式の
キャッシュ制御を行ないメモリ内容の同一性を保証する
方式である。本方式はプログラムを実行するマイクロプ
ロセッサ（以下ＣＰＵ）１と、キャッシュ制御回路（以
下ＣＭＵ）２と、メインメモリ（以下ＭＭ）３と、メモ
リ制御回路（以下ＭＭＵ）４と、二重書込回路（以下Ｄ
ＷＵ）５と、障害検出回路（以下ＥＤＵ）６と、入出力
制御回路（以下ＩＯＣ）７と、入出力装置（以下ＩＯ）
８とから構成されている。
【０００３】ＤＷＵ５はアクト時にはＭＭＵ４のメモリ
ライトアクセス時にアドレス／データを収集し、他系Ｄ
ＷＵに転送したり、スタンバイ時には他系ＤＷＵからア
ドレス／データを受け取り、メモリバス経由でＭＭ３に
書き込み、メモリ内容を同一に保つ機能を持つ。ＩＯＣ
７はＩ／Ｏ８とＭＭ３のデータ送受信を中継する機能を
持つ。ＣＭＵ２はキャッシュのデータとディレクトリ情
報を格納し、ライトスルーキャッシュをサポートするキ
ャッシュメモリを制御する機能を有する。ＥＤＵ６は自
系装置内の障害情報を収集し、ＣＰＵ１に割り込み通知
する。
ライトアクセス時にアドレス／データを収集し、他系Ｄ
ＷＵに転送したり、スタンバイ時には他系ＤＷＵからア
ドレス／データを受け取り、メモリバス経由でＭＭ３に
書き込み、メモリ内容を同一に保つ機能を持つ。ＩＯＣ
７はＩ／Ｏ８とＭＭ３のデータ送受信を中継する機能を
持つ。ＣＭＵ２はキャッシュのデータとディレクトリ情
報を格納し、ライトスルーキャッシュをサポートするキ
ャッシュメモリを制御する機能を有する。ＥＤＵ６は自
系装置内の障害情報を収集し、ＣＰＵ１に割り込み通知
する。
【０００４】次に本例の動作について説明する。本例の
障害系メモリデータ転送制御方式では、片系のＣＰＵの
みがプログラムを実行する。ＣＰＵ１あるいはＩＯＣ７
がメモリにライトアクセスを行なうと、ＤＷＵ５は他系
のＤＷＵにアドレスおよびデータを送出する。他系で
は、この情報をＤＷＵ内の処理キューの中に格納し、Ｆ
ｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔの原則で自系のメ
モリに書込みを行なう。リードアクセス時は自系のメモ
リのみをアクセスし、データを読み出す。こうした制御
により両系のメモリの同一性は保たれ、障害時には系切
替えを行なえば、メモリ再開を行なうことができる。
障害系メモリデータ転送制御方式では、片系のＣＰＵの
みがプログラムを実行する。ＣＰＵ１あるいはＩＯＣ７
がメモリにライトアクセスを行なうと、ＤＷＵ５は他系
のＤＷＵにアドレスおよびデータを送出する。他系で
は、この情報をＤＷＵ内の処理キューの中に格納し、Ｆ
ｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔの原則で自系のメ
モリに書込みを行なう。リードアクセス時は自系のメモ
リのみをアクセスし、データを読み出す。こうした制御
により両系のメモリの同一性は保たれ、障害時には系切
替えを行なえば、メモリ再開を行なうことができる。
【０００５】
【発明が解決しようとする課題】この従来の障害系メモ
リデータ転送制御方式では、処理能力を向上させるため
コピーバック制御のキャッシュをサポートした場合、メ
モリデータの同一性が瞬間的には保証できないコピーバ
ックの特性上、アクト系に何らかの障害が発生するとキ
ャッシュ内にライトバックされなくてはいけないデータ
が必ず発生してしまうので、データが失われてしまった
り、瞬時にはメモリの切替えができない、重要なデータ
はキャッシュ領域には置けないなどという問題点があっ
た。
リデータ転送制御方式では、処理能力を向上させるため
コピーバック制御のキャッシュをサポートした場合、メ
モリデータの同一性が瞬間的には保証できないコピーバ
ックの特性上、アクト系に何らかの障害が発生するとキ
ャッシュ内にライトバックされなくてはいけないデータ
が必ず発生してしまうので、データが失われてしまった
り、瞬時にはメモリの切替えができない、重要なデータ
はキャッシュ領域には置けないなどという問題点があっ
た。
【０００６】
【課題を解決するための手段】本発明の障害系メモリデ
ータ転送制御方式は、二重化された０系，１系の中央処
理装置が両系のメモリデータの同一性を確保するプロセ
ッサシステムにおける障害系メモリデータ転送制御方式
において、プログラムを実行するマイクロプロセッサ
と、キャッシュ制御回路と、メインメモリと、このメイ
ンメモリに二重書込みを行う二重書込回路と、自系内の
障害を検出する障害検出回路と、前記キャッシュ制御回
路からのアドレス／データと前記二重書込回路からのア
ドレス／データとを選択して他系メモリとのインタフェ
ース部に出力するセレクタ回路とを備えている。
ータ転送制御方式は、二重化された０系，１系の中央処
理装置が両系のメモリデータの同一性を確保するプロセ
ッサシステムにおける障害系メモリデータ転送制御方式
において、プログラムを実行するマイクロプロセッサ
と、キャッシュ制御回路と、メインメモリと、このメイ
ンメモリに二重書込みを行う二重書込回路と、自系内の
障害を検出する障害検出回路と、前記キャッシュ制御回
路からのアドレス／データと前記二重書込回路からのア
ドレス／データとを選択して他系メモリとのインタフェ
ース部に出力するセレクタ回路とを備えている。
【０００７】そして、前記障害検出回路はソフトウェア
またはハードウェアの起動によりライトバックを指示，
表示するライトバック指示手段と、前記セレクタ回路に
切替指示する切替指示手段と、ライトバック完了を前記
マイクロプロセッサに通知するライトバック完了通知手
段と、ライトバック動作を監視して障害時には自系の障
害を他系に通知する障害通知手段とを備え、前記キャッ
シュ制御回路は前記ライトバック指示を受けたときキャ
ッシュデータが更新されたために前記メモリの内容と異
なってしまったデータだけを自律的に書き戻すライトバ
ック制御回路と、前記キャッシュデータとディレクトリ
情報を格納しコピーバックキャッシュをサポートするキ
ャッシュメモリ回路とを備えている。
またはハードウェアの起動によりライトバックを指示，
表示するライトバック指示手段と、前記セレクタ回路に
切替指示する切替指示手段と、ライトバック完了を前記
マイクロプロセッサに通知するライトバック完了通知手
段と、ライトバック動作を監視して障害時には自系の障
害を他系に通知する障害通知手段とを備え、前記キャッ
シュ制御回路は前記ライトバック指示を受けたときキャ
ッシュデータが更新されたために前記メモリの内容と異
なってしまったデータだけを自律的に書き戻すライトバ
ック制御回路と、前記キャッシュデータとディレクトリ
情報を格納しコピーバックキャッシュをサポートするキ
ャッシュメモリ回路とを備えている。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の障害系メモリデータ転送制御方式の
一実施例を示すブロック図、図２，図３は図１における
キャッシュ制御回路，障害検出回路の内部構成の一例を
示すブロック図、図４，図５は本実施例において系切替
えを行なう場合の処理フローチャートの第１，第２の分
図で両図の連結記号，，を連結して１つのフロー
チャートとなる。なお図１において従来例と同一または
類似の構成要素には図６と同じ符号を付してある。
る。図１は本発明の障害系メモリデータ転送制御方式の
一実施例を示すブロック図、図２，図３は図１における
キャッシュ制御回路，障害検出回路の内部構成の一例を
示すブロック図、図４，図５は本実施例において系切替
えを行なう場合の処理フローチャートの第１，第２の分
図で両図の連結記号，，を連結して１つのフロー
チャートとなる。なお図１において従来例と同一または
類似の構成要素には図６と同じ符号を付してある。
【０００９】本実施例は図１に示すように、プログラム
を実行するＣＰＵ１と、コピーバック制御方式を採用し
たＣＭＵ２と、ＭＭ３と、ＭＭＵ４と、ＤＷＵ５と、Ｅ
ＤＵ６と、ＩＯＣ７と、ＩＯ８と、他系ＤＷＵとのイン
タフェース部にＣＭＵ２からのアドレス／データとＤＷ
Ｕ５からのアドレス／データを選択して出力するセレク
タ回路（以下ＳＬ）９とから構成されている。
を実行するＣＰＵ１と、コピーバック制御方式を採用し
たＣＭＵ２と、ＭＭ３と、ＭＭＵ４と、ＤＷＵ５と、Ｅ
ＤＵ６と、ＩＯＣ７と、ＩＯ８と、他系ＤＷＵとのイン
タフェース部にＣＭＵ２からのアドレス／データとＤＷ
Ｕ５からのアドレス／データを選択して出力するセレク
タ回路（以下ＳＬ）９とから構成されている。
【００１０】また、ＣＭＵ２は図２に示すように、キャ
ッシュのデータとディレクトリ情報を格納し、コピーバ
ックキャッシュをサポートするキャッシュメモリ回路
（以下ＣＭ）１１とライトバックの制御を行なうライト
バック制御回路（以下ＷＢＣ）１０とからなり、ＥＤＵ
６は図３に示すように、自系装置内の障害情報を収集
し、必要に応じてライトバック指示を行なう障害検出／
収集手段（以下ＥＤ）１３と、ＣＰＵ１とのインタフェ
ースを行ない、割込通知やソフトウェア起動のライトバ
ック指示を行なうプロセッサインタフェース制御回路
（以下ＣＰＩ）１２とで構成される。
ッシュのデータとディレクトリ情報を格納し、コピーバ
ックキャッシュをサポートするキャッシュメモリ回路
（以下ＣＭ）１１とライトバックの制御を行なうライト
バック制御回路（以下ＷＢＣ）１０とからなり、ＥＤＵ
６は図３に示すように、自系装置内の障害情報を収集
し、必要に応じてライトバック指示を行なう障害検出／
収集手段（以下ＥＤ）１３と、ＣＰＵ１とのインタフェ
ースを行ない、割込通知やソフトウェア起動のライトバ
ック指示を行なうプロセッサインタフェース制御回路
（以下ＣＰＩ）１２とで構成される。
【００１１】次に、本実施例の動作について図４，図５
を併用して説明する。
を併用して説明する。
【００１２】まず、ＥＤＵ６が自系内の障害を検出して
ハードウェアの自律動作にによって系切替えが起動され
るか、ソフトウェア処理によって指示された場合に（一
般的にはプロセッサバスからのレジスタライトとしてア
クセスされる）、キャッシュアクセスは禁止され、キャ
ッシュ内のトランザクションデータを他系メモリに転送
する動作が起動される（ステップＳ１）。
ハードウェアの自律動作にによって系切替えが起動され
るか、ソフトウェア処理によって指示された場合に（一
般的にはプロセッサバスからのレジスタライトとしてア
クセスされる）、キャッシュアクセスは禁止され、キャ
ッシュ内のトランザクションデータを他系メモリに転送
する動作が起動される（ステップＳ１）。
【００１３】ＥＤＵ６内部のＥＤ１３とＣＰＩ１２から
の起動要求がＯＲ１４によって論理オアされてＦＦ１５
を点火する。これによりメモリ交差インタフェース部の
セレクタ回路の切替信号が送出され、交差部ではＣＭＵ
２からのアドレス／データ情報の方が他系に転送される
ように変更される。それと同時に転送動作を監視するウ
ォッチドックタイマを起動し、ライトバック指示信号が
ＣＭＵ２に送出される。ウォッチドッグタイマがオーバ
フロー（ＯＶＦ）した場合は、自律転送回路自体に障害
が発生したため、転送データが信用できない。従ってエ
マージェンシ信号を他系に送出し、他系エマージェンシ
回路にメモリ再開を中止してファイルロードから行なう
べきことを通知する（Ｓ２）。
の起動要求がＯＲ１４によって論理オアされてＦＦ１５
を点火する。これによりメモリ交差インタフェース部の
セレクタ回路の切替信号が送出され、交差部ではＣＭＵ
２からのアドレス／データ情報の方が他系に転送される
ように変更される。それと同時に転送動作を監視するウ
ォッチドックタイマを起動し、ライトバック指示信号が
ＣＭＵ２に送出される。ウォッチドッグタイマがオーバ
フロー（ＯＶＦ）した場合は、自律転送回路自体に障害
が発生したため、転送データが信用できない。従ってエ
マージェンシ信号を他系に送出し、他系エマージェンシ
回路にメモリ再開を中止してファイルロードから行なう
べきことを通知する（Ｓ２）。
【００１４】ＣＭＵ２はライトバック指示信号を受信す
ると、ｎウェイセットアソシアティブキャッシュ方式の
場合、ＷＢＣ１０がウェイ選択信号を１ウェイごとに送
出していく。ウェイ選択信号を受信しているウェイだけ
が動作可能となる（Ｓ３，Ｓ４）。
ると、ｎウェイセットアソシアティブキャッシュ方式の
場合、ＷＢＣ１０がウェイ選択信号を１ウェイごとに送
出していく。ウェイ選択信号を受信しているウェイだけ
が動作可能となる（Ｓ３，Ｓ４）。
【００１５】各ブロックには、ライトバック表示がディ
レクトリやデータと独立に１ビット設けられている。こ
れは、ディレクトリのキャッシュステートの一部であ
る。ブロック選択信号が送出されると（Ｓ５，Ｓ６）、
そのブロックのライトバック（ＷＢ）表示ビットがＷＢ
Ｃ１０に読み込まれチェックされる。
レクトリやデータと独立に１ビット設けられている。こ
れは、ディレクトリのキャッシュステートの一部であ
る。ブロック選択信号が送出されると（Ｓ５，Ｓ６）、
そのブロックのライトバック（ＷＢ）表示ビットがＷＢ
Ｃ１０に読み込まれチェックされる。
【００１６】ライトバック表示ビットがセットされてい
ると、ライトバックが必要なことを示す（Ｓ７）。ライ
トバックリセット信号はウェイ選択信号，ブロック選択
信号が送出されているブロックのみ有効であり、このビ
ットのリセットによりＣＭ１１はデータとタグ情報をバ
スに送出する。この動作を全ブロックについて行ない、
Ｓ６で全ブロックが終了しＳ４で全ウェイが終了すると
ライトバック完了通知を送出し、ＥＤＵ６はこの信号に
よりウォッチドックタイマとライトバック表示をリセッ
トし（Ｓ９）、ソフトウェアに割込通知を行なう。ソフ
トウェアはこれを受け、系切替え処理を完了させる（Ｓ
１０）。
ると、ライトバックが必要なことを示す（Ｓ７）。ライ
トバックリセット信号はウェイ選択信号，ブロック選択
信号が送出されているブロックのみ有効であり、このビ
ットのリセットによりＣＭ１１はデータとタグ情報をバ
スに送出する。この動作を全ブロックについて行ない、
Ｓ６で全ブロックが終了しＳ４で全ウェイが終了すると
ライトバック完了通知を送出し、ＥＤＵ６はこの信号に
よりウォッチドックタイマとライトバック表示をリセッ
トし（Ｓ９）、ソフトウェアに割込通知を行なう。ソフ
トウェアはこれを受け、系切替え処理を完了させる（Ｓ
１０）。
【００１７】
【発明の効果】以上説明したように本発明は、コピーバ
ック制御のキャッシュをサポートした場合、アクト系に
何らかの障害が発生しても、キャッシュ内のライトバッ
クされなくてはいけないデータはハードウェアが自律的
に他系に転送するため、ごく短時間にメモリの切替えが
でき、メモリ再開を可能にするという効果を有する。ま
た、転送経路が専用に設けられているため、プロセッサ
バス障害時にも転送動作が保証され、信頼性が著しく向
上するという効果を有する。
ック制御のキャッシュをサポートした場合、アクト系に
何らかの障害が発生しても、キャッシュ内のライトバッ
クされなくてはいけないデータはハードウェアが自律的
に他系に転送するため、ごく短時間にメモリの切替えが
でき、メモリ再開を可能にするという効果を有する。ま
た、転送経路が専用に設けられているため、プロセッサ
バス障害時にも転送動作が保証され、信頼性が著しく向
上するという効果を有する。
【図１】本発明の障害系メモリデータ転送制御方式の一
実施例を示すブロック図である。
実施例を示すブロック図である。
【図２】図１におけるキャッシュ制御回路の内部構成の
一例を示すブロック図である。
一例を示すブロック図である。
【図３】図１における障害検出回路の内部構成の一例を
示すブロック図である。
示すブロック図である。
【図４】本実施例において系切替えを行なう場合の処理
フローチャートの第１の分図である。
フローチャートの第１の分図である。
【図５】本実施例において系切替えを行なう場合の処理
フローチャートの第２の分図である。
フローチャートの第２の分図である。
【図６】従来の障害系メモリデータ転送制御方式の一例
を示すブロック図である。
を示すブロック図である。
１ マイクロプロセッサ（ＣＰＵ） ２ キャッシュ制御回路（ＣＭＵ） ３ メインメモリ（ＭＭ） ４ メモリ制御回路（ＭＭＵ） ５ 二重書込回路（ＤＷＵ） ６ 障害検出回路（ＥＤＵ） ７ 入出力制御回路（ＩＯＣ） ８ 入出力装置（ＩＯ） ９ セレクタ回路（ＳＬ） １０ ライトバック制御回路（ＷＢＣ） １１ キャッシュメモリ回路（ＣＭ） １２ プロセッサインタフェース制御回路（ＣＰＩ） １３ 障害検出／収集手段（ＥＤ） １４ オア回路（ＯＲ） １５ フリップフロップ（ＦＦ）
Claims (2)
- 【請求項１】 二重化された０系，１系の中央処理装置
が両系のメモリデータの同一性を確保するプロセッサシ
ステムにおける障害系メモリデータ転送制御方式におい
て、プログラムを実行するマイクロプロセッサと、キャ
ッシュ制御回路と、メインメモリと、このメインメモリ
に二重書込みを行う二重書込回路と、自系内の障害を検
出する障害検出回路と、前記キャッシュ制御回路からの
アドレス／データと前記二重書込回路からのアドレス／
データとを選択して他系メモリとのインタフェース部に
出力するセレクタ回路とを備えることを特徴とする障害
系メモリデータ転送制御方式。 - 【請求項２】 前記障害検出回路はソフトウェアまたは
ハードウェアの起動によりライトバックを指示，表示す
るライトバック指示手段と、前記セレクタ回路に切替指
示する切替指示手段と、ライトバック完了を前記マイク
ロプロセッサに通知するライトバック完了通知手段と、
ライトバック動作を監視して障害時には自系の障害を他
系に通知する障害通知手段とを備え、前記キャッシュ制
御回路は前記ライトバック指示を受けたときキャッシュ
データが更新されたために前記メモリの内容と異なって
しまったデータだけを自律的に書き戻すライトバック制
御回路と、前記キャッシュデータとディレクトリ情報を
格納しコピーバックキャッシュをサポートするキャッシ
ュメモリ回路とを備えることを特徴とする請求項１記載
の障害系メモリデータ転送制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4208669A JPH0667977A (ja) | 1992-08-05 | 1992-08-05 | 障害系メモリデータ転送制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4208669A JPH0667977A (ja) | 1992-08-05 | 1992-08-05 | 障害系メモリデータ転送制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0667977A true JPH0667977A (ja) | 1994-03-11 |
Family
ID=16560098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4208669A Pending JPH0667977A (ja) | 1992-08-05 | 1992-08-05 | 障害系メモリデータ転送制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0667977A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5558472A (en) * | 1993-10-07 | 1996-09-24 | Sumitomo Chemical Company, Limited | Method and apparatus for transporting particles |
| JP2008046685A (ja) * | 2006-08-10 | 2008-02-28 | Fujitsu Ltd | 二重化システム及び系切り換え方法 |
| JP2009116681A (ja) * | 2007-11-07 | 2009-05-28 | Nec Corp | マルチプロセッサシステム、マイクロプロセッサ、及びマイクロプロセッサの障害処理方法 |
-
1992
- 1992-08-05 JP JP4208669A patent/JPH0667977A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5558472A (en) * | 1993-10-07 | 1996-09-24 | Sumitomo Chemical Company, Limited | Method and apparatus for transporting particles |
| JP2008046685A (ja) * | 2006-08-10 | 2008-02-28 | Fujitsu Ltd | 二重化システム及び系切り換え方法 |
| JP2009116681A (ja) * | 2007-11-07 | 2009-05-28 | Nec Corp | マルチプロセッサシステム、マイクロプロセッサ、及びマイクロプロセッサの障害処理方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000111 |