JPH0667996A - 誤動作検出機能付き速度変換回路 - Google Patents

Abstract

(57)【要約】 【目的】 誤動作検出機能付き速度変換回路に関し、入
力データを一時記憶する同一バッファへの書込みと読出
しの競合が発生したことを検出することによって、デー
タの読出しと書込み動作を初期状態に戻し、正常動作を
継続させることができる速度変換回路を提供することを
目的とする。 【構成】 入力されたシリアルデータを一時記憶するバ
ッファを複数個持ったバッファ部１と、入力データを書
込むバッファを選択しそのバッファに入力データを書込
む書込み選択部２と、バッファに書込まれたデータを読
出すバッファを選択しそのバッファからデータを読出す
読出し選択部３と、同一バッファへの書込みと読出しの
競合が発生したことを検出し速度変換回路の動作復旧を
行う書込み・読出し競合検出部４からなる誤動作検出機
能付き速度変換回路である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、誤動作検出機能付き
速度変換回路に関し、さらに詳しくは入力データを一時
記憶する同一バッファへの書込みと読出しの競合が発生
したことを検出し動作の復旧を行う誤動作検出機能付き
速度変換回路。

【０００２】

【従来の技術】通常速度変換回路はＦＩＦＯ回路を用い
てデータの書込みと読出しをそれぞれ異なる速度を持つ
同期クロックに対応したタイミングで行っている。ま
た、この書込み用クロックと読出し用クロックに異常が
発生することによって読出しデータに誤りが生じること
がないように、書込みクロックと読出しクロックの動作
を監視している。

【０００３】一般に、速度変換のために入力データを一
時記憶する複数個のバッファを用意し、同一バッファに
対し、書込みと読出しが行われるタイミングが発生しな
いように制御される。これは同一バッファに対し、書込
みと読出しが行われるようなタイミングが発生すると、
正常なデータの読出しができない可能性があるからであ
る。

【０００４】図５に、従来における構成ブロック図を示
す。バッファ部５１は入力データを一時記憶するもので
一般に複数個のバッファから構成される。ここでは、バ
ッファ部５１は４つのバッファＡ，Ｂ，Ｃ，Ｄからな
り、書込み選択部５４によって選択されたバッファに入
力データが書込まれ、読出し選択部５５によって選択さ
れたバッファに記憶されたデータが読み出され出力され
る。

【０００５】書込み制御部５２は、書込みクロックと入
力データの先頭を示す書込み制御信号によってバッファ
に書込む開始のタイミングを示す書込みタイミング信号
を生成する部分である。読出し制御部５３は、読出しク
ロックと出力データの先頭を示す読出し制御信号によっ
てバッファから読出す開始のタイミングを示す読出しタ
イミング信号を生成する部分である。

【０００６】バッファシフト制御部５４は、書込みタイ
ミング信号を利用して書込むべきバッファを選択し書込
む期間を指定するバッファ書込み信号を生成し、読出し
タイミング信号を利用して読出すべきバッファを選択し
読出す期間を指定するバッファ読出し信号を生成する部
分である。

【０００７】書込み選択部５５は、バッファシフト部か
ら入力されるバッファ書込み信号を利用して、入力デー
タを書込むべきバッファを順次選択しデータを書込んで
いく。読出し選択部５６は、バッファシフト部から入力
されるバッファ読出し信号を利用して、入力データを読
出すべきバッファを順次選択しデータを読み出す。

【０００８】書込みクロック監視部５７は、書込みクロ
ックと書込み制御信号が一定期間中に正規の数だけ発生
し、ぬけがないことをカウンタ等で監視することによ
り、書込みの基準となるクロックの誤動作を検出し、バ
ッファシフト制御部５４にその異常を知らせるものであ
る。

【０００９】読出しクロック監視部５８は、読出しクロ
ックと読出し制御信号が一定期間中に正規の数だけ発生
し、ぬけがないことをカウンタ等で監視することによ
り、読出しの基準となるクロックの誤動作を検出し、バ
ッファシフト制御部５４にその異常を知らせるものであ
る。

【００１０】図６に、従来におけるデータの書込みと読
出しのタイムチャートを示す。ここで入力されるデータ
は、８ビットのシリアルデータ（Ｄ１〜Ｄ８）であり、
書込みタイミング信号Ｗ８Ｋには、入力データの先頭を
示す信号で、読出しタイミング信号Ｒ８Ｋは、出力デー
タの先頭を示す信号である。

【００１１】図７および図８に、従来例において、書込
みと読出しのタイミングのずれを検出して正常に戻すタ
イムチャートを示す。この従来例では、正常な場合の初
期状態を（バッファＡ：書込み、バッファＣ：読出し）
とし、順次等間隔で、書込みはバッファＡ→Ｂ→Ｃ→Ｄ
→Ａと巡回し、読出しはバッファＣ→Ｄ→Ａ→Ｂ→Ｃと
巡回し、書込みと読出しの動作が同じバッファを同時に
アクセスしないように、バッファシフト制御部５４が制
御しているものとする。

【００１２】また、書込みと読出しの動作が同じバッフ
ァに対して実行される以前に誤動作を検知するために、
たとえば、バッファＡとバッファＤを監視し、バッファ
ＡとバッファＤが同時にアクセスされるような正常でな
い状態が検知された場合には、バッファＤに対する書込
みまたは読出しの動作を２度連続して行うようにしてバ
ッファへのアクセスのずれを正常状態に戻してやる。

【００１３】図７において、データの書込みをバッファ
Ｄで行っているときに、同時にデータの読出しをバッフ
ァＡで行うような状態が検出された場合には、バッファ
Ｄにデータを２度書込み、書込みタイミングをずらせ
て、次のタイミングでは、バッファＡで読出し、バッフ
ァＣで書込みを行う正常状態となるようにバッファシフ
ト制御部５４が制御する。

【００１４】図８においてデータの書込みをバッファＡ
で行っているときに、同時にデータの読出しをバッファ
Ｄで行うような状態が検出された場合には、バッファＤ
からデータを２度読出し、読出しタイミングをずらせ
て、次のタイミングでは、バッファＣで読出し、バッフ
ァＡで書込みを行う正常状態となるように、バッファシ
フト制御部５４が制御する。

【００１５】以上のように、従来は、シリアルデータの
速度変換回路において、同一バッファに対し書込みと読
出しが行われるタイミングが生じる前に、書込みと読出
しのタイミングのずれを検出し、ある特定のバッファへ
の書込みまたは読出しを２度連続して行うことにより、
正常状態へ戻すようにしている。

【００１６】また、書込みクロック監視部５７と読出し
クロック監視部５８によって動作の基準となるクロック
の誤動作を監視し、クロックの異常を検出した場合は、
バッファシフト制御部５４の動作を初期化する。

【００１７】

【発明が解決しようとする課題】しかし、前記した従来
例では、ジッタあるいはノイズにより同一バッファへの
書込みと読出しが同時に行なわれるようなタイミングを
生じるおそれがある。したがって、従来のような監視を
することによって、同一バッファへの書込みと読出しの
動作が行なわれるタイミングが生じることを防止しよう
としても、予期できないジッタやノイズの発生があるた
め、完全に書込みと読出しの同一バッファアクセスを防
止することは難しい。また、書込みと読出しのクロック
の誤動作の検出や誤動作の防止をするためには、カウン
タ等を組み合わせた複雑な回路が必要となり、コストア
ップにもつながる。

【００１８】この発明は、以上のような事情を考慮して
なされたもので、同一バッファへの書込みと読出しの競
合が発生したことを検出することによって、データの読
出しと書込み動作を初期状態へ戻し正常動作を継続させ
ることができる誤動作検出機能付き速度変換回路を提供
するものである。

【００１９】

【課題を解決するための手段】図１に、この発明の構成
のブロック図を示す。同図に示すように、この発明は、
シリアルデータの転送速度を変換する速度変換回路にお
いて、入力データの一時記憶をするバッファを複数個持
ったバッファ部１と、入力データを書込むバッファを選
択しそのバッファに入力データを書込む書込み選択部２
と、バッファに書込まれたデータを読出すバッファを選
択しそのバッファからデータを読出す読出し選択部３
と、同一バッファへの書込みと読出しの競合が発生した
ことを読出し速度変換回路の動作復旧を行う書込み・読
出し競合検出部４からなる誤動作検出機能付き速度変換
回路を提供するものである。

【００２０】また、図１において、書込み・読出し競合
検出部４が書込みクロックと入力データの先頭を示す書
込み制御信号によってバッファに書込む開始のタイミン
グを示す書込みタイミング信号を生成する書込み制御部
６と、読出しクロックと出力データの先頭を示す読出し
制御信号によってバッファから読出す開始のタイミング
を示す読出しタイミング信号を生成する読出し制御部７
と、書込みタイミング信号を利用して書込むべきバッフ
ァを選択し書込む期間を指定するバッファ書込み信号を
生成し、読出しタイミング信号を利用して読出すべきバ
ッファを選択し読出す期間を指定するバッファ読出し信
号を生成するバッファシフト制御部５と、同一バッファ
への書込みと読出しが同時に発生したことを検出し誤動
作検出信号を生成する同一バッファアクセス検出部９
と、誤動作検出信号を利用して同一バッファへの書込み
・読出しの競合を解消し速度変換回路を復旧させる動作
復旧部８とから構成される誤動作検出機能付き速度変換
回路を提供するものである。

【００２１】また、パラレルデータの速度変換回路にお
いて、パラレルデータの各ビットごとに前記の誤動作検
出機能付き速度変換回路を接続して、パラレルデータ用
の誤動作検出機能付き速度変換回路を形成してもよい。

【００２２】

【作用】この発明に従えば、書込み・読出し競合検出部
４における同一バッファアクセス検出部９によって同一
バッファへの書込みと読出しの競合が発生したことを検
出し、この検出信号をもとに動作復旧部８が速度変換回
路の動作の復旧を行わせるようにしているので、書込み
クロックや読出しクロックが誤動作し、同一バッファで
の書込み・読出し競合が起こった場合でも、データの読
出しと書込み動作を初期状態へ戻し、正常動作を継続さ
せることができる。

【００２３】

【実施例】以下、図に示す実施例に基づいて、この発明
を説明する。なお、これによって、この発明が限定され
るものではない。図２と図３に、この発明の実施例にお
いて、速度変換回路の中で図１の構成ブロック図に相当
する部分の回路を示す。

【００２４】図２において、２１はバッファ部であり、
４つのバッファからなり入力された８ビットデータを一
時記憶しておく部分である。２２は書込み選択部であ
り、４つのバッファの中から入力データを書込むべきバ
ッファを選択して、入力データをそのバッファへ書込む
部分である。２３は読出し選択部であり、４つのバッフ
ァの中から、データを読出すべきバッファを選択して、
データをそのバッファから読み出して出力する部分であ
る。

【００２５】図３において、３１は書込み制御部であ
り、書込みクロックＷＣＫと入力データの先頭を示す書
込み制御信号ＷＲによってバッファに書込む開始のタイ
ミングを示す書込みタイミング信号を生成する部分であ
り、８ビットシフトレジスタによってＷＲを入力データ
ビット数分遅らせて書込みデータが確定してから、前記
書込みタイミング信号が発生させられる。

【００２６】３２は読出し制御部であり、読出しクロッ
クＲＣＫと出力データの先頭を示す読出し制御信号ＲＲ
によってバッファから読出す開始のタイミングを示す読
出しタイミング信号を生成する部分であり、出力データ
の読出し時に前記読出しタイミング信号が発生させられ
る。

【００２７】３３は、バッファシフト制御部であり、前
記書込み制御部３１から入力される書込みタイミング信
号を利用して、書込むべきバッファを選択し書込む期間
を指定するバッファ書込み信号（ＷＡ１〜ＷＡ４）を生
成する書込みシフト制御部３３１と、前記読出し制御部
３２から入力される読出しタイミング信号を利用して、
読出すべきバッファを選択し読出す期間を指定するバッ
ファ読出し信号（ＲＡ１〜ＲＡ４）を生成する読出しシ
フト制御部３３２とからなる。

【００２８】３４は、同一バッファアクセス検出部であ
り、同一バッファへの書込みと読出しが同時に発生した
ことを検出し、バッファアクセスの誤動作が起こったこ
とを知らせる誤動作検出信号を生成する部分である。

【００２９】３５は、動作復旧部であり、同一バッファ
アクセス検出部３４からの誤動作検出信号を利用して同
一バッファへの書込み・読出しの競合を解消し、速度変
換回路を復旧させる部分である。

【００３０】同一バッファアクセス検出部３４と動作復
旧部３５は、この発明の構成において、特徴となる部分
であり、書込みと読出しの動作か同一レジスタに対して
同時に行なわれる誤動作状態になった場合に、速度変換
回路におけるデータの書込みと読出し動作を初期状態に
戻し正常動作を行なわせる部分である。

【００３１】図２、図３および図４を用いて、この発明
の実施例の動作について説明する。まず、正常動作につ
いて説明する。この例において、初期設定時には、書込
みバッファがバッファＡに設定され、読出しバッファが
バッファＣに設定されるものとする。

【００３２】このとき、バッファシフト制御部３３にお
いて、バッファ書込み信号としてＷＡ１に“Ｈ”レベル
を入力データの８ビット期間だけ出力する。また、バッ
ファ読出し信号としてＲＡ３に“Ｈ”レベルを出力デー
タの８ビット期間だけ出力する。他のＷＡ２，ＷＡ３，
ＷＡ４，ＲＡ１，ＲＡ２およびＲＡ４は“Ｌ”レベルの
ままである。

【００３３】バッファ書込み信号ＷＡ１によって、書込
み選択部２２において書込みバッファとしてバッファＡ
が選択され、ＷＡ１の“Ｈ”レベル期間の間に入力デー
タがバッファＡに書き込まれる。バッファ読出し信号Ｒ
Ａ３によって、読出し選択部２３において読出しバッフ
ァとしてバッファＣが選択され、ＲＡ３の“Ｈ”レベル
期間の間に出力データがバッファＣから読出される。

【００３４】次に、入力データのバッファＡへの書込み
が終了すると、バッファＢへのデータ書込みとなるよう
にバッファ書込み信号ＷＡ２に“Ｈ”レベルが出力され
る。バッファＣからの読出しが終了すると、バッファＤ
からのデータ読出しとなるように、バッファ読出し信号
ＲＡ４に“Ｈ”レベルが出力される。バッファ書込み信
号ＷＡ１〜ＷＡ４において、同時に２つ以上のバッファ
書込み信号が“Ｈ”レベルとはならず、またバッファ読
出し信号ＲＡ１〜ＲＡ４において、同時に２つ以上のバ
ッファ読出し信号が“Ｈ”レベルとはならないように制
御されている。

【００３５】このように、書込みバッファをＡ→Ｂ→Ｃ
→Ｄ→Ａと巡回し、読出しバッファをＣ→Ｄ→Ａ→Ｂ→
Ｃと巡回させることより、書込みと読出しのアクセスが
同一バッファあるいは、となり合うバッファ（たとえば
ＡとＢ、ＡとＤ、ＢとＣ等）に対して行なわれないよう
にバッファシフト制御部３３が制御し、書込みと読出し
の動作を繰り返す。

【００３６】次に、書込み・読出しの誤動作の場合の例
について説明する。図３において、バッファシフト制御
部３３では、バッファＡとバッファＤを監視し、バッフ
ァＡとバッファＤに対する書込みまたは読出しのアクセ
スが同じタイミングで行なわれたときに、バッファＤの
連続読出しかまたは、バッファＤの連続書込みを行うよ
うに制御している。

【００３７】たとえばバッファＤへの書込みが行なわれ
ているとき、すなわちバッファ書込み信号ＷＡ４が
“Ｈ”レペルを示している時に、バッファＡからの読出
しが行なわれたとき、すなわちバッファ読出し信号ＲＡ
１が“Ｈ”レベルを示した場合に、ＡＮＤ１素子とＯＲ
１素子によってバッファＤへの書込みが再度行なわれる
ように制御される。これにより、２度目のバッファＤへ
の書込みの間に、バッファＢの読出しが行なわれ正常動
作に戻すことができる。

【００３８】同様に、バッファＤへの読出しが行なわ
れ、同じタイミングでバッファＡへの書込みが行なわれ
たときには、ＲＡ４とＷＡ１が共に“Ｈ”レベルを示
し、ＡＮＤ２素子とＯＲ２素子によってバッファＤから
の読出しが再度行なわれるように制御される。これによ
り、２度目のバッファＤからの読出しの間に、バッファ
Ｂへの書込みが行なわれ、正常動作に戻すことができ
る。

【００３９】以上の誤動作の例は、となり合うバッファ
であるＡとＤに対して書込みと読出しのアクセスが行わ
れた場合であるが、この誤動作防止方法は、従来の技術
で示した構成でも実現されるものである。

【００４０】次に、この発明の特徴となる同一バッファ
に対して書込みと読出しが同じタイミングで行なわれた
誤動作の場合について説明する。図３における実施例で
は、同一バッファアクセス検出部３４においてバッファ
Ｃに対する書込みと読出しの同時アクセスを監視してい
る。

【００４１】図４に、同一バッファアクセス検出部３４
のタイムチャートを示す。図３および図４において、Ｗ
Ａ３はバッファＣのバッファ書込み信号であり、ＲＡ３
はバッファＣのバッファ読出し信号である。

【００４２】バッファＣに対して書込みと読出しの同時
アクセスが起こった場合、ＷＡ３とＲＡ３はどちらも
“Ｈ”レベルを示し、このとき、４ビットシフトレジス
タによってシフトされた書込み制御信号ＷＲをクロック
入力とするフリップフロップＦＦ１は“Ｈ”レベルを出
力する。

【００４３】この後、フリップフロップＦＦ２とＮＡＮ
Ｄ素子ＮＡ１によって、同一バッファアクセスが発生し
たことを示す“Ｌ”レベルの誤動作検出信号Ａが出力さ
れる。

【００４４】動作復旧部３５は、速度変換回路全体のリ
セット信号であるＸＲＳＴと同一レジスタアクセス検出
部３４からの入力信号である誤動作検出信号Ａを入力と
し、ＸＲＳＴとＡのどちらか一方が“Ｌ”レベルになっ
た時に、“Ｌ”レベルを出力し、バッファシフト制御部
３３の各フリップフロップを初期状態にセットする。以
後は、正常動作に従い、データの読出し及び書込みの動
作を行なう。

【００４５】前記の実施例においては、速度変換するデ
ータの対象としてシリアルデータを取り扱っていたが、
パラレルデータの速度変換に対してもこの誤動作検出機
能付き速度変換回路を適用することができる。

【００４６】すなわち、パラレルデータを各ビットごと
に分解し、各ビットに対して、実施例で示した誤動作検
出機能付き速度変換回路を接続して速度変換し、各ビッ
トごとに速度変換されたデータを同期をとって１つのパ
ラレルデータに結合する。

【００４７】

【発明の効果】この発明に従えば、同一バッファアクセ
ス検出部９によって同一バッファへの書込みと読出しの
競合が発生したことを検出し、この検出信号をもとに動
作復旧部８が速度変換回路の動作の復旧を行わせるよう
にしているので、書込みクロックや読出しクロックが誤
動作し、同一バッファでの書込み・読出し競合が起こっ
た場合でも、データの読出しと書込み動作を初期状態へ
戻し、正常動作を継続させることができる。

【００４８】また、同一バッファへの書込みと読出しの
競合が発生しないように書込みおよび読出しのクロック
を常時監視し誤動作を検出する複雑な回路を付加する必
要もなくなり、コストアップを防ぐことができる。

【図面の簡単な説明】

【図１】この発明の構成を示すブロック図である。

【図２】実施例における速度変換回路の部分図−１であ
る。

【図３】実施例における速度変換回路の部分図−２であ
る。

【図４】実施例における同一バッファアクセス検出部の
タイムチャートである。

【図５】従来の構成を示すブロック図である。

【図６】従来例の書込み・読出しのタイムチャートであ
る。

【図７】従来例における誤動作発生時のタイムチャート
−１である。

【図８】従来例における誤動作発生時のタイムチャート
−２である。

【符号の説明】

１ バッファ部 ２ 書込み選択部 ３ 読出し選択部 ４ 書込み・読出し競合検出部 ５ バッファシフト制御部 ６ 書込み制御部 ７ 読出し制御部 ８ 動作復旧部 ９ 同一バッファアクセス検出部

Claims (2)

【特許請求の範囲】
1. 【請求項１】 シリアルデータの転送速度を変換する誤
   動作検出機能付き速度変換回路において、入力データの
   一時記憶をするバッファを複数個持ったバッファ部
   （１）と、入力データを書込むバッファを選択しそのバ
   ッファに入力データを書込む書込み選択部（２）と、バ
   ッファに書込まれたデータを読出すバッファを選択しそ
   のバッファからデータを読出す読出し選択部（３）と、
   同一バッファへの書込みと読出しの競合が発生したこと
   を検出し速度変換回路の動作復旧を行う書込み・読出し
   競合検出部（４）からなる誤動作検出機能付き速度変換
   回路。
2. 【請求項２】 書込み・読出し競合検出部（４）が書込
   みクロックと入力データの先頭を示す書込み制御信号に
   よってバッファに書込む開始のタイミングを示す書込み
   タイミング信号を生成する書込み制御部（６）と、読出
   しクロックと出力データの先頭を示す読出し制御信号に
   よってバッファから読出す開始のタイミングを示す読出
   しタイミング信号を生成する読出し制御部（７）と、書
   込みタイミング信号を利用して書込むべきバッファを選
   択し書込む期間を指定するバッファ書込み信号を生成
   し、読出しタイミング信号を利用して読出すべきバッフ
   ァを選択し読出す期間を指定するバッファ読出し信号を
   生成するバッファシフト制御部（５）と、同一バッファ
   への書込みと読出しが同時に発生したことを検出し誤動
   作検出信号を生成する同一バッファアクセス検出部
   （９）と、誤動作検出信号を利用して同一バッファへの
   書込み・読出しの競合を解消し速度変換回路を復旧させ
   る動作復旧部（８）とから構成される請求項１記載の誤
   動作検出機能付き速度変換回路。