JPS6326904B2 - - Google Patents
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- JPS6326904B2 JPS6326904B2 JP54089775A JP8977579A JPS6326904B2 JP S6326904 B2 JPS6326904 B2 JP S6326904B2 JP 54089775 A JP54089775 A JP 54089775A JP 8977579 A JP8977579 A JP 8977579A JP S6326904 B2 JPS6326904 B2 JP S6326904B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- read
- clock
- write
- fifo memory
- Prior art date
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- Expired
Links
- 238000012544 monitoring process Methods 0.000 claims description 37
- 238000000034 method Methods 0.000 claims description 5
- 230000001360 synchronised effect Effects 0.000 claims description 3
- 230000005856 abnormality Effects 0.000 claims 3
- 230000002159 abnormal effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 6
- 230000007257 malfunction Effects 0.000 description 6
- 238000009825 accumulation Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
- Manipulation Of Pulses (AREA)
- Detection And Correction Of Errors (AREA)
Description
【発明の詳細な説明】
本発明はFIFOメモリ動作の監視制御方式に関
するものである。
するものである。
FIFOメモリとはFirst In First Outメモリの
略で、データの書込みと読出しを非同期に行うこ
とができることを特徴としたデイジタルメモリで
ある。このメモリは既に公知のものであるが、本
発明の内容を明解にするために先ずその概要につ
いて述べる。
略で、データの書込みと読出しを非同期に行うこ
とができることを特徴としたデイジタルメモリで
ある。このメモリは既に公知のものであるが、本
発明の内容を明解にするために先ずその概要につ
いて述べる。
第１図にFIFOメモリ（以下「FIFO」と略す）
の基本構成を示す。１１はデータ入力端子、１２
はデータ出力端子、１３は書込みクロツク入力端
子、１４は読出しクロツク入力端子、１５はリセ
ツト端子、１６はメモリセル、１７は読出し書込
み制御部を示す。
の基本構成を示す。１１はデータ入力端子、１２
はデータ出力端子、１３は書込みクロツク入力端
子、１４は読出しクロツク入力端子、１５はリセ
ツト端子、１６はメモリセル、１７は読出し書込
み制御部を示す。
第２図にFIFOの動作タイムチヤートを示す。
２１はリセツト信号、２２は入力データ信号、２
３は書込みクロツク、２４は出力データ、２５は
読出しクロツクを示す。以下FIFOの動作につい
て述べる。
２１はリセツト信号、２２は入力データ信号、２
３は書込みクロツク、２４は出力データ、２５は
読出しクロツクを示す。以下FIFOの動作につい
て述べる。
FIFOは先ずリセツト信号２１によりリセツト
しておき、次に入力データ２２と同期した書込み
クロツク２３で入力データ１ビツトを入力端子１
１から書込む。この場合、FIFO内部では最初に
書込まれるデータ２２（＃１）が第１セル１６
（＃１）に蓄積されると、特別な外部制御なしに
直ちに第２、第３……第ｎセルへと転送され、最
終的に第１データは第ｎセル即ち最終セル１６
（＃ｎ）に蓄積される。ここでｎは整数とする。
しておき、次に入力データ２２と同期した書込み
クロツク２３で入力データ１ビツトを入力端子１
１から書込む。この場合、FIFO内部では最初に
書込まれるデータ２２（＃１）が第１セル１６
（＃１）に蓄積されると、特別な外部制御なしに
直ちに第２、第３……第ｎセルへと転送され、最
終的に第１データは第ｎセル即ち最終セル１６
（＃ｎ）に蓄積される。ここでｎは整数とする。
尚データが蓄積された結果入力データ番号
（＃１、＃２、……）とメモリセル１６の番号
（＃１、＃２、……、＃ｎ）が反対順になること
に注意する必要がある。
（＃１、＃２、……）とメモリセル１６の番号
（＃１、＃２、……、＃ｎ）が反対順になること
に注意する必要がある。
第２のデータ２２（＃２）は同様に第（ｎ−
１）セルに蓄積され、以下同様に第ｍデータ（ｍ
ｎ）まで出力側セルから順に入力側セルに蓄積
されていく。ここでｍは整数とする。
１）セルに蓄積され、以下同様に第ｍデータ（ｍ
ｎ）まで出力側セルから順に入力側セルに蓄積
されていく。ここでｍは整数とする。
次に読出しについて述べる。前述のようにして
蓄積されたデータは読出しクロツク２５によつ
て、データ＃１、＃２……の順で第ｎ番目のセル
１６より読出される。この時、メモリセル１６の
動作は、第ｎ番目のセル１６からデータ＃１が読
出されると、直ちに第（ｎ−１）セルに蓄積され
ていたデータ＃２が第ｎセルに自動的に移動す
る。同様にデータ＃３以降のデータも出力側に１
セル移動し、次の読出しクロツク２５が来るまで
その状態で待機する。この読出しクロツク２５は
書込みクロツク２３と非同期で動作させることが
でき、これがFIFOの大きな特徴となつている。
蓄積されたデータは読出しクロツク２５によつ
て、データ＃１、＃２……の順で第ｎ番目のセル
１６より読出される。この時、メモリセル１６の
動作は、第ｎ番目のセル１６からデータ＃１が読
出されると、直ちに第（ｎ−１）セルに蓄積され
ていたデータ＃２が第ｎセルに自動的に移動す
る。同様にデータ＃３以降のデータも出力側に１
セル移動し、次の読出しクロツク２５が来るまで
その状態で待機する。この読出しクロツク２５は
書込みクロツク２３と非同期で動作させることが
でき、これがFIFOの大きな特徴となつている。
以上の説明で明らかのように、FIFOはオーバ
ーフロー、アンダーフローの生じない限り、定め
られた順で入力するデータをその順をくずすこと
なく蓄積し、任意の時刻に入力順に出力させるこ
とができる。
ーフロー、アンダーフローの生じない限り、定め
られた順で入力するデータをその順をくずすこと
なく蓄積し、任意の時刻に入力順に出力させるこ
とができる。
しかし、データと１対１で対応する書込みクロ
ツク２３または読出しクロツク２５に雑音等の理
由でパルスが付加されたり、生常クロツクが一部
消失したりすると書込みデータ列と読出しデータ
列にくい違いが発生することになる。例えば第３
図に示すように、第２入力データ２２（＃２）に
対応する書込みクロツク２３（＃２）の他に雑音
パルスＮが発生すると、FIFOはこの雑音パルス
も書込みクロツクと見なし、その時間位置に存在
する第２入力データ２２（＃２）を書込んでしま
い、結果的にはFIFOには２回第２入力データ２
２（＃２）が書込まれたことになる。
ツク２３または読出しクロツク２５に雑音等の理
由でパルスが付加されたり、生常クロツクが一部
消失したりすると書込みデータ列と読出しデータ
列にくい違いが発生することになる。例えば第３
図に示すように、第２入力データ２２（＃２）に
対応する書込みクロツク２３（＃２）の他に雑音
パルスＮが発生すると、FIFOはこの雑音パルス
も書込みクロツクと見なし、その時間位置に存在
する第２入力データ２２（＃２）を書込んでしま
い、結果的にはFIFOには２回第２入力データ２
２（＃２）が書込まれたことになる。
この入力データを正常な読出しクロツク２５で
読出すと、第３入力データ２２（＃３）を読出す
べきクロツク２５（＃３）で第２入力データ２２
（＃２）を読出し、以下１ビツトずつずれた読出
しが行われる。これは、データの順を問題にする
ような使い方をする場合、誤動作になり極めて不
都合なことである。
読出すと、第３入力データ２２（＃３）を読出す
べきクロツク２５（＃３）で第２入力データ２２
（＃２）を読出し、以下１ビツトずつずれた読出
しが行われる。これは、データの順を問題にする
ような使い方をする場合、誤動作になり極めて不
都合なことである。
本発明は前記のような誤動作が発生した場合、
それを直ちに発見する手段とその対策を与えるも
のである。
それを直ちに発見する手段とその対策を与えるも
のである。
以下本発明について実施例とともに図面を参照
して、詳細に説明する。
して、詳細に説明する。
第４図は本発明の第１の実施例を示すブロツク
図、第５図は第４図のタイムチヤートである。第
４図中４１は入力側切替スイツチ、４２は出力側
切替スイツチ、４３は監視パターン信号発生器、
４４は監視パターン信号検出器を示す。その他の
符号は第１図及び第２図のものと同様である。
図、第５図は第４図のタイムチヤートである。第
４図中４１は入力側切替スイツチ、４２は出力側
切替スイツチ、４３は監視パターン信号発生器、
４４は監視パターン信号検出器を示す。その他の
符号は第１図及び第２図のものと同様である。
入力データ２２は前述のように書込みクロツク
２３で順にFIFOに書込まれる。ここでデータ２
２は同期的に書込まれ、１周期内にｍ個のデータ
（＃１〜＃ｍ）があるものとする。
２３で順にFIFOに書込まれる。ここでデータ２
２は同期的に書込まれ、１周期内にｍ個のデータ
（＃１〜＃ｍ）があるものとする。
また出力データ２４も同様に周期的に読出さ
れ、１周期ｍ個のデータ（＃１〜＃ｍ）が出力さ
れる。
れ、１周期ｍ個のデータ（＃１〜＃ｍ）が出力さ
れる。
尚入力データ２２と出力データ２４の各番号
（＃１〜＃ｍ）はそれぞれ入出力間で対応してお
り同一データである（ｍ＜ｎ）。
（＃１〜＃ｍ）はそれぞれ入出力間で対応してお
り同一データである（ｍ＜ｎ）。
ここではある定められた時間位置（例えば第１
入力データ２２（＃１）と第２入力データ２２
（＃２）の間）で、切替スイツチ４１を監視パタ
ーン信号発生器４３側に切替え、特定の監視パタ
ーン（例えば、最初の第１入力データと第２入力
データの間は“０”とし、次の第１入力データと
第２入力データの間は“１”とし、以下このよう
な“０”“１”交番パターンを続ける）を書込む。
第５図の入力データ２２は第４図のデータ入力端
子１１上の入力データである。
入力データ２２（＃１）と第２入力データ２２
（＃２）の間）で、切替スイツチ４１を監視パタ
ーン信号発生器４３側に切替え、特定の監視パタ
ーン（例えば、最初の第１入力データと第２入力
データの間は“０”とし、次の第１入力データと
第２入力データの間は“１”とし、以下このよう
な“０”“１”交番パターンを続ける）を書込む。
第５図の入力データ２２は第４図のデータ入力端
子１１上の入力データである。
読出し側では、ある定められた時間位置（例え
ば第１データ２４（＃１）と第２データ２４
（＃２）の読出しクロツク２５（＃１、＃２）の
間）で監視パターン信号読出しクロツク２５
（Ｐ）を挿入し、切替スイツチ４２を監視パター
ン信号検出器４４側に切替え、このクロツクで読
出したデータのみを監視パターン信号検出器４４
に送り込む。ここでデータの書込みと読出しが正
しい順で行われていれば、監視パターンも正しく
検出できる。この場合、もし書込みクロツク２３
または読出しクロツク２５に誤りが生じると、読
出し監視パターンが正規の位置からずれるため、
検出器４４で容易にこれを発見することができ
る。
ば第１データ２４（＃１）と第２データ２４
（＃２）の読出しクロツク２５（＃１、＃２）の
間）で監視パターン信号読出しクロツク２５
（Ｐ）を挿入し、切替スイツチ４２を監視パター
ン信号検出器４４側に切替え、このクロツクで読
出したデータのみを監視パターン信号検出器４４
に送り込む。ここでデータの書込みと読出しが正
しい順で行われていれば、監視パターンも正しく
検出できる。この場合、もし書込みクロツク２３
または読出しクロツク２５に誤りが生じると、読
出し監視パターンが正規の位置からずれるため、
検出器４４で容易にこれを発見することができ
る。
この誤動作が検出されると、監視パターン信号
検出器４４は、FIFOのリセツト端子１５にリセ
ツト信号を送出して、FIFOを一旦リセツトする
とともに、図示しない制御部に動作異常を知らせ
る。図示しない制御部は書込みクロツク、読出し
クロツクの送出を停止し、その後次の第１入力デ
ータから書込みクロツク送出を開始し、書込み、
読出し動作を再開することによりデータは再び正
常な順で書込み、読出しが行なわれる。
検出器４４は、FIFOのリセツト端子１５にリセ
ツト信号を送出して、FIFOを一旦リセツトする
とともに、図示しない制御部に動作異常を知らせ
る。図示しない制御部は書込みクロツク、読出し
クロツクの送出を停止し、その後次の第１入力デ
ータから書込みクロツク送出を開始し、書込み、
読出し動作を再開することによりデータは再び正
常な順で書込み、読出しが行なわれる。
以上説明したように、FIFOの読出し書込み時
に特定の監視パターンを直列入力データに挿入
し、これを読出し側で監視することでFIFOの誤
動作を容易に発見することができる。
に特定の監視パターンを直列入力データに挿入
し、これを読出し側で監視することでFIFOの誤
動作を容易に発見することができる。
次に第２の実施例として監視パターン信号を入
力データとは別に挿入する手段について述べる。
力データとは別に挿入する手段について述べる。
第６図は第２の実施例のブロツク図で、第７図
は第６図のタイムチヤートである。ここでは
FIFOのデータ入出力端子が複数、即ち第１の実
施例で示したFIFOのデータセル群が並列に用意
され、各セル群の書込み読出しは全て同一に行わ
れるようなFIFOを設定する。なお、便宜上監視
パターン信号発生器４３及び監視パターン信号検
出器４４につながるセル群を監視用セル群と呼
ぶ。
は第６図のタイムチヤートである。ここでは
FIFOのデータ入出力端子が複数、即ち第１の実
施例で示したFIFOのデータセル群が並列に用意
され、各セル群の書込み読出しは全て同一に行わ
れるようなFIFOを設定する。なお、便宜上監視
パターン信号発生器４３及び監視パターン信号検
出器４４につながるセル群を監視用セル群と呼
ぶ。
データの書込み、読出しは前記実施例と同様
に、ｍ個単位の入出力周期をもつものとし、第６
図において監視パターン信号発生器４３及び監視
パターン信号検出器４４が接続されていない入出
力端子１１，１２にて行われる。この場合、監視
パターン信号発生器４４から入力監視パターン７
１を発生させ他のデータが書込まれるとともに監
視パターン７１も監視セル群に書込まれる。例え
ば、１回の監視パターン７１として“1000000…
…”を仮定すると、第１入力データ２２（＃１）
を書込む際の書込みクロツクで“１”を監視用セ
ル群に書込む。以下、入力データを書込むととも
に、入力監視用パターン７１を書込んでいく。
に、ｍ個単位の入出力周期をもつものとし、第６
図において監視パターン信号発生器４３及び監視
パターン信号検出器４４が接続されていない入出
力端子１１，１２にて行われる。この場合、監視
パターン信号発生器４４から入力監視パターン７
１を発生させ他のデータが書込まれるとともに監
視パターン７１も監視セル群に書込まれる。例え
ば、１回の監視パターン７１として“1000000…
…”を仮定すると、第１入力データ２２（＃１）
を書込む際の書込みクロツクで“１”を監視用セ
ル群に書込む。以下、入力データを書込むととも
に、入力監視用パターン７１を書込んでいく。
一方データ読出しが行われるとき、データの読
出しクロツクで出力監視パターン７２も読出され
る。書込み、読出しが正常に動作しているときは
出力監視パターン７２の検出も正しく行われる。
もし書込みまたは読出しに誤りが生じると、読出
しの出力監視パターン７２にずれが生じ、データ
の読出し順にも誤りが生じていることが発見でき
る。従つてこの場合も第１の実施例と同様に
FIFOをリセツトし、再び書込み、読出しを第１
データから順に行うことで正常動作に復帰させる
ことができる。
出しクロツクで出力監視パターン７２も読出され
る。書込み、読出しが正常に動作しているときは
出力監視パターン７２の検出も正しく行われる。
もし書込みまたは読出しに誤りが生じると、読出
しの出力監視パターン７２にずれが生じ、データ
の読出し順にも誤りが生じていることが発見でき
る。従つてこの場合も第１の実施例と同様に
FIFOをリセツトし、再び書込み、読出しを第１
データから順に行うことで正常動作に復帰させる
ことができる。
以上説明したように本発明は、FIFOメモリを
使用する際に監視パターン信号を入力し、読出し
側でそれを検出することでFIFOの動作を簡単に
監視制御することができるので、データの入出力
バツフアメモリとしてのFIFOの機能に信頼性を
与える効果がある。
使用する際に監視パターン信号を入力し、読出し
側でそれを検出することでFIFOの動作を簡単に
監視制御することができるので、データの入出力
バツフアメモリとしてのFIFOの機能に信頼性を
与える効果がある。
第１図はFIFOメモリの基本構成図、第２図は
第１図を説明するタイムチヤート、第３図は
FIFOメモリ誤動作時を説明するタイムチヤート、
第４図は本発明の第１の実施例のブロツク図、第
５図は第４図を説明するタイムチヤート、第６図
は本発明の第２の実施例のブロツク図、第７図は
第６図を説明するタイムチヤートを示す。 １１……データ入力端子、１２……データ出力
端子、１３……書込みクロツク入力端子、１４…
…読出しクロツク入力端子、１５……リセツト端
子、１６……メモリセル、１７……読出し・書込
み制御部、２１……リセツト信号、２２……入力
データ信号、２３……書込みクロツク、２４……
出力データ信号、２５……読出しクロツク、４１
……入力側切替スイツチ、４２……出力側切替ス
イツチ、４３……監視パターン信号発生器、４４
……監視パターン信号検出器、７１……入力監視
パターン、７２……出力監視パターン。
第１図を説明するタイムチヤート、第３図は
FIFOメモリ誤動作時を説明するタイムチヤート、
第４図は本発明の第１の実施例のブロツク図、第
５図は第４図を説明するタイムチヤート、第６図
は本発明の第２の実施例のブロツク図、第７図は
第６図を説明するタイムチヤートを示す。 １１……データ入力端子、１２……データ出力
端子、１３……書込みクロツク入力端子、１４…
…読出しクロツク入力端子、１５……リセツト端
子、１６……メモリセル、１７……読出し・書込
み制御部、２１……リセツト信号、２２……入力
データ信号、２３……書込みクロツク、２４……
出力データ信号、２５……読出しクロツク、４１
……入力側切替スイツチ、４２……出力側切替ス
イツチ、４３……監視パターン信号発生器、４４
……監視パターン信号検出器、７１……入力監視
パターン、７２……出力監視パターン。
Claims (1)
- 【特許請求の範囲】 １ 書込みと読出しを非同期的に行うことができ
る、入力データに同期した書込みクロツクで入力
データを周期的に書込み、読出しクロツクで読出
しデータを周期的に読出す各周期毎の書込みデー
タの数及び読出しデータの数がそれぞれ等しい
FIFOメモリの監視制御方式において、上記各周
期毎の書込みクロツクの特定クロツク間に監視ク
ロツクを挿入し、当該監視クロツクで監視パター
ンを書込み、読出しクロツクで入力データの書込
み順に出力データを読出し、読出したデータの上
記各周期毎の監視クロツク位置と等しい読出クロ
ツク位置で読出されたデータを調べることによ
り、上記FIFOメモリの書込みクロツクが抜落ち
たり、追加されたりすることによる書込み動作の
異常を監視し、異常と判定した場合、上記FIFO
メモリをリセツトし、再び書込み、読出し動作を
開始することを特徴とするFIFOメモリ監視制御
方式。 ２ 書込みと読出しを非同期的に行うことができ
る、入力データに同期した書込みクロツクで入力
データを周期的に書込み、読出しクロツクで読出
しデータを周期的に読出す各周期毎の書込みデー
タの数及び読出しデータの数がそれぞれ等しい
FIFOメモリの監視制御方式において、FIFOメモ
リと並列に配置された監視用FIFOメモリに上記
書込みクロツクで監視パターンを書込み、読出し
クロツクで監視用FIFOメモリから読出された監
視パターンを調べることにより、上記FIFOメモ
リの書込みクロツクが抜落たり、追加されたりす
ることによる書込み動作の異常を監視し、異常と
判定した場合、上記FIFOメモリをリセツトし、
再び書込み、読出し動作を開始することを特徴と
するFIFOメモリ監視制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8977579A JPS5616999A (en) | 1979-07-17 | 1979-07-17 | Memory monitoring and controlling system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8977579A JPS5616999A (en) | 1979-07-17 | 1979-07-17 | Memory monitoring and controlling system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5616999A JPS5616999A (en) | 1981-02-18 |
| JPS6326904B2 true JPS6326904B2 (ja) | 1988-06-01 |
Family
ID=13980047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8977579A Granted JPS5616999A (en) | 1979-07-17 | 1979-07-17 | Memory monitoring and controlling system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5616999A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6014361A (ja) * | 1983-07-04 | 1985-01-24 | Nec Corp | メモリ監視方式 |
| JPS6450148A (en) * | 1987-08-20 | 1989-02-27 | Nec Corp | Memory resetting circuit |
-
1979
- 1979-07-17 JP JP8977579A patent/JPS5616999A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5616999A (en) | 1981-02-18 |
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