JPH01258515A - フレーム同期回路 - Google Patents
フレーム同期回路Info
- Publication number
- JPH01258515A JPH01258515A JP63085062A JP8506288A JPH01258515A JP H01258515 A JPH01258515 A JP H01258515A JP 63085062 A JP63085062 A JP 63085062A JP 8506288 A JP8506288 A JP 8506288A JP H01258515 A JPH01258515 A JP H01258515A
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- JP
- Japan
- Prior art keywords
- circuit
- frame
- synchronization
- memory
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、多点監視フレーム同期方式のフレーム同期回
路において、特に遅延挿脱によりスリップ制御を行う機
能を備えたフレーム同期回路に関する。
路において、特に遅延挿脱によりスリップ制御を行う機
能を備えたフレーム同期回路に関する。
１次群（ｔ５４４Ｍｂ／ｓ）伝送路のインタフェース部
の機能には、多点監視方式によるフレーム同期と、遅延
挿脱方式によるスリップ制御の２つがある。従来の多点
監視フレーム同期方式の同期回路は、Ｎ’Ｉ’Ｔ施設
１９８１ 、ＶＯＬ３５゜階１１．Ｐ１００．図２４に
記載される様に、その機能を実現するためにメモリが必
要である。ｉた、遅延挿脱方式によるスリップ制御は、
Ｎ’Ｉ’Ｔ施設 １９８１ 、’１１０Ｌ３３．Ｎ１１
１ 、Ｐｌ ０２゜図２９に記載の様に、遅延素子を必
要とし、この遅延素子として通常はメモリを使用してい
る。
の機能には、多点監視方式によるフレーム同期と、遅延
挿脱方式によるスリップ制御の２つがある。従来の多点
監視フレーム同期方式の同期回路は、Ｎ’Ｉ’Ｔ施設
１９８１ 、ＶＯＬ３５゜階１１．Ｐ１００．図２４に
記載される様に、その機能を実現するためにメモリが必
要である。ｉた、遅延挿脱方式によるスリップ制御は、
Ｎ’Ｉ’Ｔ施設 １９８１ 、’１１０Ｌ３３．Ｎ１１
１ 、Ｐｌ ０２゜図２９に記載の様に、遅延素子を必
要とし、この遅延素子として通常はメモリを使用してい
る。
上記従来技術は、インタフェース部の２つの機能を実現
するために夫々別個のメモリが必要なため、インタフェ
ース部をＬＳＩ等の高集積回路で構成する場合、ハード
規模が大きく々す、実装面やコストの点で問題がある。
するために夫々別個のメモリが必要なため、インタフェ
ース部をＬＳＩ等の高集積回路で構成する場合、ハード
規模が大きく々す、実装面やコストの点で問題がある。
本発明の目的は、ハード規模が小さく高集積化に有利な
、スリップ制御機能を具備した多点監視方式のフレーム
同期回路を提供することにある。
、スリップ制御機能を具備した多点監視方式のフレーム
同期回路を提供することにある。
上記目的は、多点監視方式のフレーム同期回路において
、そのパターン検出時に使用するメモリの読み出しアド
レスの同期を、同期はずれ状態時にはフレームビット周
期で、また、同期状態時には固定遅延ビット量の周期と
し、多点監視用メモリをスリップ制御の遅延素子として
共用化することにより、達成される。
、そのパターン検出時に使用するメモリの読み出しアド
レスの同期を、同期はずれ状態時にはフレームビット周
期で、また、同期状態時には固定遅延ビット量の周期と
し、多点監視用メモリをスリップ制御の遅延素子として
共用化することにより、達成される。
同期はずれ状態（ハンチングおよび後方保護期間）時に
は、フレームビット周期（ｍビット）毎に、存在するｎ
点のフレームパターンを検出するため、入力データをｍ
ビット毎にｎ点同−アドレスに書き込み又、読み出され
たｎ個のデータ″に７レームパターンと比較しフレーム
パターンを検出し、同期復帰する。しかしながら、同期
状態（同期確立および前方保護期間）時には、ｎ個のデ
ータを一度に比較する必要はなく、ｍビット毎に入力デ
ータ１ビットを監視すればよいので、メモリは不用とな
る。そこで、同期状態時には、メモリを、スリップ制御
の固定遅延素子として利用する。
は、フレームビット周期（ｍビット）毎に、存在するｎ
点のフレームパターンを検出するため、入力データをｍ
ビット毎にｎ点同−アドレスに書き込み又、読み出され
たｎ個のデータ″に７レームパターンと比較しフレーム
パターンを検出し、同期復帰する。しかしながら、同期
状態（同期確立および前方保護期間）時には、ｎ個のデ
ータを一度に比較する必要はなく、ｍビット毎に入力デ
ータ１ビットを監視すればよいので、メモリは不用とな
る。そこで、同期状態時には、メモリを、スリップ制御
の固定遅延素子として利用する。
このため、メモリの書き込み、読み出しアドレスの周期
をｍビットから固定遅延量ｔビットになるように制御し
、多点監視用メモリをスリップ制御の遅延素子として利
用する。これＫよシ、従来よりハード規模を縮小したス
リップ制御機能を備えるフレーム同期回路が実現できる
。
をｍビットから固定遅延量ｔビットになるように制御し
、多点監視用メモリをスリップ制御の遅延素子として利
用する。これＫよシ、従来よりハード規模を縮小したス
リップ制御機能を備えるフレーム同期回路が実現できる
。
以下、本発明の一実施例を図面を参照して説明する。
第１図は、本発明の一実施例に係るフレーム同期回路の
ブロック構成図で、フレームビット周期がｍビットで且
つフレームパターンがｎビットで成るデータは、入力端
子１に入力され、該入力データは、メモリ２と選択回路
３に入力される。
ブロック構成図で、フレームビット周期がｍビットで且
つフレームパターンがｎビットで成るデータは、入力端
子１に入力され、該入力データは、メモリ２と選択回路
３に入力される。
メモリ２より読み出された同一アドレスデータＤ１〜Ｄ
ｎは、パターン検出回路４に入力される。
ｎは、パターン検出回路４に入力される。
またデータＤ２は、選択回路３にも入力される。
バター／検出回路４では、同期はずれ状態時には入力さ
れたデータＤ１〜Ｄｎをフレームパターンと比較し、ま
た同期状態時には、データＤ１をｍビット周期でｎビッ
トから成るフレームパターンと順次比較し、その結果を
フレーム同期保護回路５へ出力する。同期保護回路５は
、同期はずれ時（ハンチング、後方保護期間）に同期は
ずれ警報信号を選択回路６とパターン検出回路４に出力
する０選択回路６では、タイミング発生回路７から出力
される２種のアドレス信号８．９の選択を行う、アドレ
ス信号８はその周期がｍビットであシ、アドレス信号９
はその周期がｍビットであシ、アドレス信号９はその周
期がｔビットである。選択回路６では、同期はずれ警報
により、同期はずれ状態時にはアドレス信号８を、同期
状態時にはアドレス信号９を夫々選択する。この選択さ
れたアドレス信号が、メモリ２の書き込みおよび読み出
しアドレスとなる。
れたデータＤ１〜Ｄｎをフレームパターンと比較し、ま
た同期状態時には、データＤ１をｍビット周期でｎビッ
トから成るフレームパターンと順次比較し、その結果を
フレーム同期保護回路５へ出力する。同期保護回路５は
、同期はずれ時（ハンチング、後方保護期間）に同期は
ずれ警報信号を選択回路６とパターン検出回路４に出力
する０選択回路６では、タイミング発生回路７から出力
される２種のアドレス信号８．９の選択を行う、アドレ
ス信号８はその周期がｍビットであシ、アドレス信号９
はその周期がｍビットであシ、アドレス信号９はその周
期がｔビットである。選択回路６では、同期はずれ警報
により、同期はずれ状態時にはアドレス信号８を、同期
状態時にはアドレス信号９を夫々選択する。この選択さ
れたアドレス信号が、メモリ２の書き込みおよび読み出
しアドレスとなる。
この２つの状態時におけるアドレスとデータＤ１〜Ｄｎ
のタイムチャートを第２図に示す、第２図において、Ｄ
ｉｊの、１はフレーム番数、ｊはフレームの先頭からの
ビット数を示す０本実施例では、１フレームビット数ｍ
のｎマルチフレーム構成を仮定している。第２図かられ
かるように、同図（ａｌの同期はずれ状態時には、同一
アドレスにおけるデータＤ１〜Ｄｎはアドレス周期と同
じくｍビット毎になっている。これによりフレームパタ
ーンを捜すことが可能となる。また、同図（ｂ）の同期
状態時には、データＤ２はデータＤ１に対しｔビット遅
延している。これにより、データＤ２をスリップ制御と
して使用する固定遅延データとして、データＤ１と共に
第１図に示す選択回路３へ入力する０選択回路３は、ス
リップ制御回路１０からの制御信号によ）データＤＩ、
Ｄ２の一方を選択する。この制御信号は、位相整合回路
１１の書き込みリセット信号と読み出しリセット信号を
監視することによ）出力される。第２図で説明したメモ
リ２での遅延動作は、第３図に示すメモリ２の中の各々
の遅延回路における遅延量Ｘビットがアドレス周期を制
御することにより、同期はずれ状態時にはｍビット、同
期状態時にはｔビットとなる。
のタイムチャートを第２図に示す、第２図において、Ｄ
ｉｊの、１はフレーム番数、ｊはフレームの先頭からの
ビット数を示す０本実施例では、１フレームビット数ｍ
のｎマルチフレーム構成を仮定している。第２図かられ
かるように、同図（ａｌの同期はずれ状態時には、同一
アドレスにおけるデータＤ１〜Ｄｎはアドレス周期と同
じくｍビット毎になっている。これによりフレームパタ
ーンを捜すことが可能となる。また、同図（ｂ）の同期
状態時には、データＤ２はデータＤ１に対しｔビット遅
延している。これにより、データＤ２をスリップ制御と
して使用する固定遅延データとして、データＤ１と共に
第１図に示す選択回路３へ入力する０選択回路３は、ス
リップ制御回路１０からの制御信号によ）データＤＩ、
Ｄ２の一方を選択する。この制御信号は、位相整合回路
１１の書き込みリセット信号と読み出しリセット信号を
監視することによ）出力される。第２図で説明したメモ
リ２での遅延動作は、第３図に示すメモリ２の中の各々
の遅延回路における遅延量Ｘビットがアドレス周期を制
御することにより、同期はずれ状態時にはｍビット、同
期状態時にはｔビットとなる。
以上のように本実施例によれば、ｎ点の多点監視用メモ
リをスリップ制御の遅延素子として共用化することによ
り、従来遅延素子専用に使用していたメモリをなくすこ
とができ、経済化、高集積化に有利になる。
リをスリップ制御の遅延素子として共用化することによ
り、従来遅延素子専用に使用していたメモリをなくすこ
とができ、経済化、高集積化に有利になる。
本発明によれば、同期状態または同期はずれ状態により
メモリの書き込み・読み出しアドレスの周期を変え、１
つのメモリで、多点監視方式のフレーム同期回路におけ
る多点監視用メモリとスリップ制御の遅延素子用メモリ
とを共用化するので、経済化およびＬＳＩ等の高集積化
に有利である。
メモリの書き込み・読み出しアドレスの周期を変え、１
つのメモリで、多点監視方式のフレーム同期回路におけ
る多点監視用メモリとスリップ制御の遅延素子用メモリ
とを共用化するので、経済化およびＬＳＩ等の高集積化
に有利である。
第１図は本発明の一実施例に係るフレーム同期回路のブ
ロック構成図、第２図（ａ）及び（ｂｌは夫々同期はず
れ時及び同期時における第１図に示すメモリの書込・読
出アドレスとデータＤ１〜Ｄｎとの関係を表すタイムチ
ャート、第３図は第１図に示すメモリでの遅延動作を説
明するブロック図である。 １・・・・・・データ入力端子 ２・・・・・・メモリ（ＲＡＭ） ３．６・・・・・・選択回路 ４・・・・・・パターン検出回路 ５・・・・・・フレーム同期保護回路 ７・・・・・・タイミング発生回路 ８・・・・・・アドレス信号（周期山ピット）９・・・
・・・アドレス信号（周期ｔビット）１０・・・・・・
スリップ制御回路 １１・・・・・・位相整合回路。 ｃｓ
Ｄ第 ３１￥１ μ −−一一一−−−−−」 メモリ＠ｐ
ロック構成図、第２図（ａ）及び（ｂｌは夫々同期はず
れ時及び同期時における第１図に示すメモリの書込・読
出アドレスとデータＤ１〜Ｄｎとの関係を表すタイムチ
ャート、第３図は第１図に示すメモリでの遅延動作を説
明するブロック図である。 １・・・・・・データ入力端子 ２・・・・・・メモリ（ＲＡＭ） ３．６・・・・・・選択回路 ４・・・・・・パターン検出回路 ５・・・・・・フレーム同期保護回路 ７・・・・・・タイミング発生回路 ８・・・・・・アドレス信号（周期山ピット）９・・・
・・・アドレス信号（周期ｔビット）１０・・・・・・
スリップ制御回路 １１・・・・・・位相整合回路。 ｃｓ
Ｄ第 ３１￥１ μ −−一一一−−−−−」 メモリ＠ｐ
Claims (1)
- １、入力データをメモリに入力し、該メモリではフレー
ムビット周期毎のｎ個のデータを１ビットづつシフトし
ながらパターン検出回路へ出力し、該パターン検出回路
では、ｎ個のデータをフレームパターンと比較しその一
致、不一致の結果をフレーム同期保護回路に入力してフ
レーム同期を確立する多点監視方式のフレーム同期回路
において、前記フレーム同期保護回路から出力される同
期はずれ信号により前記メモリにタイミング発生回路か
ら入力される読み出しアドレス信号の周期を、同期はず
れ時にはフレームビット周期に、また同期確立時にはス
リップ制御のためのデータ遅延ビット量の周期に制御す
る選択回路を設けたことを特徴とするフレーム同期回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63085062A JPH01258515A (ja) | 1988-04-08 | 1988-04-08 | フレーム同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63085062A JPH01258515A (ja) | 1988-04-08 | 1988-04-08 | フレーム同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01258515A true JPH01258515A (ja) | 1989-10-16 |
Family
ID=13848150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63085062A Pending JPH01258515A (ja) | 1988-04-08 | 1988-04-08 | フレーム同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01258515A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999066661A1 (en) * | 1998-06-19 | 1999-12-23 | Telefonaktiebolaget Lm Ericsson (Publ) | Frame synchronization techniques and systems for spread spectrum radiocommunication |
-
1988
- 1988-04-08 JP JP63085062A patent/JPH01258515A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999066661A1 (en) * | 1998-06-19 | 1999-12-23 | Telefonaktiebolaget Lm Ericsson (Publ) | Frame synchronization techniques and systems for spread spectrum radiocommunication |
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