JPH0668023A

JPH0668023A - データ処理装置

Info

Publication number: JPH0668023A
Application number: JP21900692A
Authority: JP
Inventors: Koji Kono; 浩二河野
Original assignee: Matsushita Graphic Communication Systems Inc
Current assignee: Panasonic System Solutions Japan Co Ltd
Priority date: 1992-08-18
Filing date: 1992-08-18
Publication date: 1994-03-11

Abstract

(57)【要約】【目的】複数のバスシステム間で、各動作を同時進行
させる一方で互いに割り込み動作の実行可能なデータ処
理装置を提供すること。【構成】データ処理装置に、ＣＰＵ１１又はＤＭＡＣ
１７からの要求に応じてバス制御を行なうバス制御部２
３と、ＣＰＵ１１及びＤＭＡＣ１７とメモリ間のバスを
切り換えるバス切換機構２４、２７を設け、ＣＰＵ及び
ＤＭＡＣを同時に動作可能にすると共に、ＣＰＵ又はＤ
ＭＡＣからの要求に応じ、他のバスシステムへのアクセ
スを行ない得るようにした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデータ処理装置、特に他
の制御系の動作に対して簡便に処理の割り込みを行なう
ことが可能なデータ処理装置に関するものである。

【０００２】

【従来の技術】従来のデータ処理装置の一例を図４に示
す。このデータ処理装置は、データ処理或いは各種コン
トロールを行なうコントロール部としてのＣＰＵ１と、
ＣＰＵ１とは別に制御系を構成し得るダイレクト・メモ
リアクセス・コントローラ（以下、ＤＭＡＣという）２
と、前記２つのコントロール部によってデータの書き込
みおよび読み出しが行なわれ得る第１のメモリ３および
第２のメモリ４と、第１および第２のメモリ３、４間に
接続されアドレスデータが送られるアドレスバス５と、
第１および第２のメモリ３、４間に接続され処理用のデ
ータが送られるデータバス６と、同じく第１および第２
のメモリ３、４間に接続され各種コントロールデータが
送られるコントロールバス７とを備えて成る。アドレス
バス５、データバス６、コントロールバス７のそれぞれ
はＣＰＵ１およびＤＭＡＣ２にも接続されており、これ
らのコントロール部からも各データを送り出すことがで
きるようになっている。また、ＣＰＵ１とＤＭＡＣ２と
の間には信号線８、９が接続されている。信号線８はＤ
ＭＡＣ２からＣＰＵ１へ向けてバス要求を送るための信
号線であり、また信号線９はＣＰＵ１からＤＭＡＣ２へ
向けてバス使用可信号を送るための信号線である。か
かる構成を有するデータ処理装置において、例えばＣＰ
Ｕ１が第１のメモリ３をアクセスし、この第１のメモリ
３からデータを読み出して処理を加え、再び第１のメモ
リ３へ書き込むという動作を行なっているものとする。
この場合、アドレスバス５、データバス６、コントロー
ルバス７はＣＰＵ１によって専有されており、データの
流れは、図５に示すように、先ずＣＰＵ処理用データ
（以下、ＣＰＵデータという）（１）が送られ、次にＣ
ＰＵデータ（２）が送られ、その次にＣＰＵデータ
（３）およびＣＰＵデータ（４）が相次いで送られるこ
とによりＣＰＵ１による一連の処理動作が完結したこと
になる。このように一連の処理動作が完結したところで
初めて各バス５、６、７はフリー状態となるから今度は
ＤＭＡＣ２がバス５、６、７を使用することが可能とな
る。ＤＭＡＣ２がバス５、６、７を使用したいとき
は、ＤＭＡＣ２はＣＰＵ１に対して信号線８を通してバ
ス要求を行なう。ＣＰＵ１はＤＭＡＣ２がＢ巣５、６、
７を使用してもよいときは、ＤＭＡＣ２に対して信号線
９を通してバス使用可信号を送る。これにより、今度は
ＤＭＡＣ２が処理を始める。ＤＭＡＣ２の処理が例えば
第２のメモリ４に対するダイレクト・メモリアクセス動
作である場合は、ＤＭＡＣ２と第２のメモリ４との間で
データの送受が行なわれる。これにより、図５において
は、先ずＤＭＡＣ処理用データ（以下、ＤＭＡＣデータ
という）（１）が送られ、次にＤＭＡＣデータ（２）が
送られ、その次にＤＭＡＣデータ（３）が送られること
によりＤＭＡＣ２による一連の処理動作が完結する。以
下、同様にして処理の必要があればバス５、６、７はＣ
ＰＵ１またはＤＭＡＣ２によって使用され、端末装置で
ある第１のメモリ３または第２のメモリ４に対してアク
セスが行なわれる。

【０００３】

【発明が解決しようとする課題】しかしながら、このよ
うな従来のデータ処理装置にあっては、ＣＰＵ１がバス
５、６、７を使用しているときはＤＭＡＣ２はこれらの
バス５、６、７を使用することはできず、またＤＭＡＣ
２がバス５、６、７を使用している場合はＣＰＵ１は端
末装置との間で処理動作を行なうことができず、動作が
終了するまで待たなければならないという不具合があっ
た。

【０００４】本発明は前記問題点に鑑みてなされたもの
で、その目的は、データ処理装置の複数のバスシステム
間で、各動作を同時進行させる一方で互いに割り込み動
作の実行可能なデータ処理装置を提供することである。

【０００５】

【課題を解決するための手段】本発明は、前記目的を達
成するために、複数のメモリに対してＣＰＵ及びＤＭＡ
Ｃによってデータの書き込み及び読み出しを行なうデー
タ処理装置に、前記ＣＰＵ及びＤＭＡＣからの要求に応
じてバス制御を行なうバス制御部と、ＣＰＵ及びＤＭＡ
Ｃとメモリ間のバスを切り換えるバス切換機構とを設
け、ＣＰＵ及びＤＭＡＣを同時に動作可能にすると共
に、ＣＰＵ及びＤＭＡＣのうちいずれか一方からの要求
に応じ、相手側のメモリに対してアクセスし得るように
したことを要旨とする。

【０００６】

【作用】通常動作において、ＣＰＵとＤＭＡＣ、及び第
１及び第２のメモリはバス切換機構によってバスが切り
離されている。このため、例えば、ＣＰＵは第１のメモ
リとの間でデータ処理を行ない、ＤＭＡＣは第２のメモ
リとの間でＤＭＡ転送を行なうというように、ＣＰＵ動
作とＤＭＡ転送とが同時に進行することができる。この
ように２種類の動作が同時進行する一方で、ＣＰＵ又は
ＤＭＡＣの一方からバス制御部に対して他方のバス使用
要求を出力することができ、ＤＭＡ転送とＣＰＵのアク
セスの一時停止を行なうことによって、待ち時間を少な
くできる。

【０００７】

【実施例】図１および図２は本発明によるデータ処理装
置の一実施例を示す図である。図１において、符号１１
はデータ処理を行ないまたＤＭＡ転送などの処理動作の
コントロールを行なうＣＰＵ、１２はＣＰＵ１１によっ
て処理されるデータが読み出しされたり或いは書き込ま
れたりする第１のメモリである。このＣＰＵ１２と第１
のメモリ１２との間はアドレスデータＡが送られるアド
レスバス１３と、処理用のデータＡが送られるデータバ
ス１４と、各種コントロールデータＡが送られるコント
ロールバス１５とによって接続され、これらのバス１
３、１４、１５によって、第１のバスシステムとしての
メインバスシステム１６が構成されている。

【０００８】符号１７はメモリに対してダイナミック・
メモリアクセスの制御を行なうＤＭＡＣ、１８はＤＭＡ
Ｃ７によってダイナミック・メモリアクセス制御される
第２のメモリである。このＤＭＡＣ１８と第２のメモリ
１８との間はアドレスデータＢが送られるアドレスバス
１９と、処理用のデータＢが送られるデータバス２０
と、各種コントロールデータＢが送られるコントロール
バス２１とによって接続され、これらのバス１９、２
０、２１によって第２のバスシステムとしてのサブバス
システム２２が構成されている。

【０００９】メインバスシステム１６とサブバスシステ
ム２２との間にはＣＰＵ１１及びＤＭＡＣ１７の各メモ
リ１２、１８に対する動作状況を監視すると共に、ＣＰ
Ｕ１１又はＤＭＡＣ１７からの要求に応じてバス１３、
１４、１５、１９、２０、２１を制御するバス制御回路
２３が設けられている。また、メインバスシステム１６
とサブバスシステム２２との間において、アドレスバス
１３とアドレスバス１９との間には第１のバス切換機構
２４が設けられている。この第１のバス切換機構２４
は、アドレスバス１９側からアドレスバス１３側へアド
レスデータの通路を形成する第１のスイッチ２５と、ア
ドレスバス１３側からアドレスバス１９側へアドレスデ
ータの通路を形成する第２のスイッチ２６とから成る。
さらに、メインバスシステム１６とサブバスシステム２
２との間において、データバス１４とデータバス２０と
の間には第２のバス切換機構２７が設けられている。こ
のバス切換機構２８は、データバス２０側からデータバ
ス１４側へアドレスデータの通路を形成する第３のスイ
ッチ２８と、データバス１４側からデータバス２０側へ
アドレスデータの通路を形成する第４のスイッチ２９と
から成る。

【００１０】バス制御回路２３とＣＰＵ１１との間に
は、バス制御回路２３からＣＰＵ１１へバス要求信号を
送る第１の信号線３０と、ＣＰＵ１１からバス制御回路
２３へ向けてバス使用可信号を送る第２の信号線３１と
が接続されている。また、バス制御回路２３とＤＭＡＣ
１７との間には、バス制御回路２３からＤＭＡＣ１７へ
ＤＭＡＣ停止要求信号を送る第３の信号線３２と、ＤＭ
ＡＣ１７からバス制御回路２３へ向けてＤＭＡＣ停止信
号を送る第４の信号線３３とが接続されている。前記第
１のバス切換機構２４において、第１のスイッチ２５は
第２の信号線３１に接続され、バス使用可信号によって
オン動作し、また第２のスイッチ２６は第４の信号線３
３に接続され、ＤＭＡＣ停止信号によってオン動作せし
められるようになっている。また第３のスイッチ２８は
バス制御部２３から出力されるＤＢＡ信号によってオン
動作し、第４のスイッチ２９はバス制御部２３から出力
されるＤＡＢ信号によってオン動作する。

【００１１】かかる構成を有するデータ処理装置につい
て、以下動作を説明する。通常の動作では、ＣＰＵ１１
はメインバスシステム１６を使って第１のメモリ１２と
の間でデータの読み出し、及び書き込みを行ない、ＤＭ
ＡＣ１７はサブバスシステム２２を使って第２のメモリ
１８に対してＤＭＡ転送を行なう。これらの２つの動作
は別個に同時進行して行なわれる。メインバスシステム
１６における動作とサブバスシステム２２における動作
の進行状態が図３に示してある。前記ＣＰＵ１１とＤＭ
ＡＣ１７の動作の同時進行は図３中のＡ区間の動作に相
当する。

【００１２】これに対して、ＣＰＵ１１による第２のメ
モリ１８のアクセス、又はＤＭＡＣ１７による第１のメ
モリ１２と第２のメモリ１８との間のＤＭＡ転送時のバ
ス制御は次のようにして行なわれ、これらの動作は図２
にフローチャートで示されている。

【００１３】（１）ＤＭＡ転送無しのときのＣＰＵによ
る第２のメモリのアクセスこの場合、データ処理動作の開始と共に最初はリセット
され、先ず処理ステップ（以下単にステップという）Ｓ
Ｔ１において、バス制御部２３はＤＭＡＣ１７が停止中
であるか否かをチェックする。このチェック動作におい
てＤＭＡＣ１７が停止中のとき、ステップＳＴ１１にお
いてＣＰＵ１１が第２のメモリ１８にアクセスしている
か否かをチェックし、アクセスしている場合、リード動
作であるか否かをチェックする。そして、ＣＰＵ１１が
第２のメモリ１８をリードしていると判断された場合、
バス制御部２３はステップＳＴ１１１１においてＤＢＡ
信号をアサートして第３のスイッチ２８をオン動作さ
せ、第２のメモリ１８のデータをメインバスシステムの
方からアクセスできるようにし、ステップＳＴ１１１２
においてＣＰＵ１１にアクセス可能を知らせる。一方ス
テップＳＴ１１１において、ＣＰＵ１１が第２のメモリ
１８をライトしていると判断された場合、バス制御部２
３はステップＳＴ１１２においてＤＡＢ信号をアサート
して第４のスイッチ２９をオン動作させ、第２のメモリ
１８のデータをメインバスシステムの方からアクセスで
きるようにし、ステップＳＴ１１１２においてＣＰＵ１
１にアクセス可能を知らせる。

【００１４】（２）第２のメモリから第２のメモリへの
ＤＭＡ転送中のＣＰＵによる第２のメモリのアクセスこの場合、データ処理動作の開始と共に最初はリセット
され、先ずステップＳＴ１において、バス制御部２３は
ＤＭＡＣ１７が停止中であるか否かをチェックする。こ
のチェック動作においてＤＭＡＣ１７が停止していない
とき、ステップＳＴ２においてＣＰＵ１１が停止中であ
るか否かをチェックし、停止していないときは、ステッ
プＳＴ３においてＣＰＵ１１が第２のメモリ１８にアク
セスしているか否かを調べ、アクセスしている場合、ス
テップＳＴ３１においてＤＭＡＣ１７の停止要求を出
す。これによってＤＭＡＣ１７は停止し、且つこのＤＭ
ＡＣの停止信号が出力されることにより第１のバス切換
機構２４内では第２のスイッチ２６がオン動作し、ＣＰ
Ｕ１１から第２のメモリ１８に対してアドレス指定がで
きるようになる。

【００１５】次にバス制御部２３は、ステップＳＴ１に
おいてＤＭＡＣ１７が停止したことをチェックし、ステ
ップＳＴ１１においてＣＰＵ１１が第２のメモリ１８へ
アクセスしたか否かをチェックし、アクセスをしている
場合は、ステップＳＴ１１１においてリード動作である
か否かをチェックする。そして、ＣＰＵ１１が第２のメ
モリ１８をリードしていると判断された場合、バス制御
部２３はステップＳＴ１１１１においてＤＢＡ信号をア
サートして第３のスイッチ２８をオン動作させ、第２の
メモリ１８のデータをメインバスシステムの方からアク
セスできるようにし、ステップＳＴ１１１２においてＣ
ＰＵ１１にアクセス可能を知らせる。一方、ステップＳ
Ｔ１１１において、ＣＰＵ１１が第２のメモリ１８をラ
イトしていると判断された場合、バス制御部２３はステ
ップＳＴ１１２においてＤＡＢ信号をアサートして第４
のスイッチ２９をオン動作させ、第２のメモリ１８のデ
ータをメインバスシステムの方からアクセスできるよう
にし、ステップＳＴ１１１２においてＣＰＵ１１にアク
セス可能を知らせる。

【００１６】このようにステップＳＴ１１１２において
アクセス可能を通知することによって、ＣＰＵ１１は第
２のメモリ１８に対してアクセスをかけ、データの読み
出し又は書き込みを行なう。このＣＰＵ１１の動作はメ
インバスシステム１６側からサブバスシステム２２側へ
割り込む形で行なわれ図３中のＢ区間の動作に相当す
る。

【００１７】そして、バス制御部２３は、再度ステップ
ＳＴ１およびステップＳＴ１１に戻ってＣＰＵ１１の第
２のメモリ１８へのアクセスがあるかどうかを調べ、ア
クセスが終了している場合は、ステップＳＴ１２におい
てＤＭＡＣ停止要求の解除を行ない、またステップＳＴ
１３においてＤＢＡ及びＤＡＢをネゲートしてメインバ
スシステム１６とサブバスシステム２２とを切り離す。
ＤＭＡＣ１７はＤＭＡＣ停止要求を解除されたのでＤＭ
Ａ転送を再開する。

【００１８】（３）第１及び第２のメモリ間のＤＭＡ転
送この場合、データ処理動作の開始と共に最初はリセット
され、先ずステップＳＴ１において、バス制御部２３は
ＤＭＡＣ１７が停止中であるか否かをチェックする。こ
のチェック動作においてＤＭＡＣ１７が停止していない
とき、ステップＳＴ２においてＣＰＵ１１が停止中であ
るか否かをチェックし、停止していないときは、ステッ
プＳＴ３においてＣＰＵ１１が第２のメモリ１８にアク
セスしているか否かを調べ、アクセスしていない場合、
ステップＳＴ４においてＤＭＡＣ１７が第１のメモリ１
２にアクセスしているか否かをチェックする。そして、
ＤＭＡＣ１７が第１のメモリ１２にアクセスをしている
場合、バス制御部２３はステップＳＴ４１においてＣＰ
Ｕ１１の停止要求すなわちバス要求信号をＣＰＵ１１へ
向けて出す。これによってＣＰＵ１１は停止しバス制御
部２３へ向けてバス使用可信号を出力する。このバス使
用可信号が出力されることにより第１のバス切換機構２
４内では第１のスイッチ２５がオン動作し、ＤＭＡＣ１
７から第１のメモリ１２に対してアドレス指定ができる
ようになる。

【００１９】次にバス制御部２３は、ステップＳＴ１に
おいてＤＭＡＣ１７が停止していないことをチェック
し、さらにステップＳＴ２においてＣＰＵ１１が停止し
たのをチェックした後、ステップＳＴ２１においてＤＭ
ＡＣ１７が第１のメモリ１２へアクセスしたか否かをチ
ェックし、アクセスをしている場合は、ステップＳＴ２
１１においてリード動作であるか否かをチェックする。
そして、ＤＭＡＣ１７が第１のメモリ１７をリードして
いると判断された場合、バス制御部２３はステップＳＴ
２１１１においてＤＡＢ信号をアサートして第４のスイ
ッチ２９をオン動作させ、第１のメモリ１２のデータを
サブバスシステムの方からアクセスできるようにし、ス
テップＳＴ２１１２においてＤＭＡＣ１７にアクセス可
能を知らせる。一方、ステップＳＴ２１１においてＤＭ
ＡＣ１７が第１のメモリ１７をライトしていると判断さ
れた場合、バス制御部２３はステップＳＴ２１２におい
てＤＢＡ信号をアサートして第３のスイッチ２８をオン
動作させ、第１のメモリ１２のデータをサブバスシステ
ムの方からアクセスできるようにし、ステップＳＴ２１
１２においてＤＭＡＣ１７にアクセス可能を知らせる。
次いでバス制御部２３は、ステップＳＴ１、ステップＳ
Ｔ２およびステップＳＴ２１に戻って、ＤＭＡＣ１７に
よる第１のメモリ１２へのアクセスがあるか否かをチェ
ックし、アクセスが終了している場合は、ステップＳＴ
２２においてＣＰＵ１１の停止要求解除を行ない、ステ
ップＳＴ２３においてＤＢＡ、及びＤＡＢをネゲートし
てメインバスシステム１６とサブバスシステム２２とを
切り離す。ＣＰＵ１１は停止要求を解除されたので動作
を再開する。

【００２０】

【発明の効果】以上説明したように、本発明によれば、
データ処理装置に、ＣＰＵ及びＤＭＡＣの各メモリに対
する動作状況を監視し且つバス制御を行なうバス制御部
と、ＣＰＵ及びＤＭＡＣとメモリ間のバスを切り換える
バス切換機構、とを設け、ＣＰＵ及びＤＭＡＣを同時に
動作可能にすると共に、ＣＰＵ又はＤＭＡＣからの要求
に応じ、他のバスシステムへのアクセスを行ない得るよ
うにしたため、データ処理速度が上がると共に、待ち時
間が少なくなることによってスループットが向上すると
いう効果が得られる。

【図面の簡単な説明】

【図１】本発明によるデータ処理装置の一実施例を示す
ブロック図

【図２】前記実施例の処理動作の手順を説明するフロー
チャート

【図３】前記実施例におけるメインバスシステムの動作
とサブバスシステムの動作の進行状態を示す図

【図４】従来のデータ処理装置の一例を示すブロック図

【図５】前記従来例におけるバスの使用状態を示す図

【符号の説明】

１１ＣＰＵ１２第１のメモリ１３、１９アドレスバス１４、２０データバス１５、２１コントロールバス１６メインバスシステム１７ＤＭＡＣ１８第２のメモリ２２サブバスシステム２３バス制御部２４第１のバス切換機構２５第１のスイッチ２６第２のスイッチ２７第２のバス切換機構２８第３のスイッチ２９第４のスイッチ

Claims

【特許請求の範囲】

【請求項１】データ処理を行なうＣＰＵと、ダイレク
ト・メモリアクセス制御を行なうダイレクト・メモリア
クセス・コントローラ（ＤＭＡＣ）と、ＣＰＵによって
データの書き込み及び読み出しが行なわれる第１のメモ
リと、ＤＭＡＣによってＤＭＡ転送が行なわれる第２の
メモリと、前記ＣＰＵと第１のメモリとの間でデータの
伝送を行なう第１のバスシステムと、前記ＤＭＡＣと第
２のメモリとの間でデータの伝送を行なう第２のバスシ
ステムと、これら第１及び第２のバスシステムの間に設
けられバスの切換えを行なうバス切換機構と、前記ＣＰ
Ｕ及びＤＭＡＣからの要求に応じてバスの制御を行なう
バス制御部と、を備えて成り、バス制御部は、ＣＰＵ及
びＤＭＡＣのうちいずれか一方からの要求に応じて第１
及び第２のバスシステムを接続し、相手側のメモリに対
してアクセスし得るようにしたことを特徴とするデータ
処理装置。
【請求項２】バス切換機構は第１のシステムと第２の
システム間のデータの流れ方向を決める複数のスイッチ
を有し、バス制御部はこれらのスイッチをオン、オフ動
作させることを特徴とする請求項１記載のデータ処理装
置。