JPH0668691A - シフトレジスタ回路 - Google Patents
シフトレジスタ回路Info
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- JPH0668691A JPH0668691A JP4221312A JP22131292A JPH0668691A JP H0668691 A JPH0668691 A JP H0668691A JP 4221312 A JP4221312 A JP 4221312A JP 22131292 A JP22131292 A JP 22131292A JP H0668691 A JPH0668691 A JP H0668691A
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- flop circuit
- flop
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Abstract
(57)【要約】
【目的】 １相のクロックで動作するシフトレジスタ回
路において、クロック信号のスキューに起因するシフト
動作の誤動作を防ぐ。 【構成】 フリップフロップ回路１は、フリップフロッ
プ回路２とローイネーブル信号で動作するトライステイ
トバッファ回路５との直列接続から構成されている。フ
リップフロップ回路２はローイネーブル信号で動作する
ラッチ回路３及びハイイネーブル信号で動作するラッチ
回路４の直列接続で構成される。 【効果】 この発明によれば、フリップフロップ回路間
でクロック信号のスキューが発生しても、クロック信号
の半周期分のタイミングの余裕が得られるために確実な
シフト動作が行える。
路において、クロック信号のスキューに起因するシフト
動作の誤動作を防ぐ。 【構成】 フリップフロップ回路１は、フリップフロッ
プ回路２とローイネーブル信号で動作するトライステイ
トバッファ回路５との直列接続から構成されている。フ
リップフロップ回路２はローイネーブル信号で動作する
ラッチ回路３及びハイイネーブル信号で動作するラッチ
回路４の直列接続で構成される。 【効果】 この発明によれば、フリップフロップ回路間
でクロック信号のスキューが発生しても、クロック信号
の半周期分のタイミングの余裕が得られるために確実な
シフト動作が行える。
Description
【０００１】
【産業上の利用分野】この発明はシフトレジスタ回路に
関し、特に１相クロックで動作するシフトレジスタ回路
において、シフトクロックのスキューによって発生する
シフト動作の誤動作を防ぐことに関する。
関し、特に１相クロックで動作するシフトレジスタ回路
において、シフトクロックのスキューによって発生する
シフト動作の誤動作を防ぐことに関する。
【０００２】
【従来の技術】図６は従来の１相のｎ段シフトレジスタ
回路１００のブロック図である。シフトレジスタ回路１
００はフリップフロップ回路ＦＦ(j) （ｊ＝１〜ｎ）の
直列接続から構成されている。
回路１００のブロック図である。シフトレジスタ回路１
００はフリップフロップ回路ＦＦ(j) （ｊ＝１〜ｎ）の
直列接続から構成されている。
【０００３】例えば（ｉ−１）番目のフリップフロップ
回路ＦＦ(i-1) 、ｉ番目のフリップフロップ回路ＦＦ
(i) 、（ｉ＋１）番目のフリップフロップ回路ＦＦ(i+
1) は、この順に接続されている。そしてシフトレジス
タ回路１００の入力信号ＳＩはフリップフロップ回路に
よって伝達されて出力信号ＳＯとして出力される。つま
りフリップフロップ回路ＦＦ(i-1) ，ＦＦ(i) ，ＦＦ(i
+1) はそれぞれ出力信号ＳＯ(i-1) ，ＳＯ(i) ，ＳＯ(i
+1) を出力するが、出力信号ＳＯ(i-1) ，ＳＯ(i)はそ
れぞれフリップフロップ回路ＦＦ(i) 、ＦＦ(i+1) の入
力波形ＳＩ(i) ，ＳＩ(i+1) でもある。
回路ＦＦ(i-1) 、ｉ番目のフリップフロップ回路ＦＦ
(i) 、（ｉ＋１）番目のフリップフロップ回路ＦＦ(i+
1) は、この順に接続されている。そしてシフトレジス
タ回路１００の入力信号ＳＩはフリップフロップ回路に
よって伝達されて出力信号ＳＯとして出力される。つま
りフリップフロップ回路ＦＦ(i-1) ，ＦＦ(i) ，ＦＦ(i
+1) はそれぞれ出力信号ＳＯ(i-1) ，ＳＯ(i) ，ＳＯ(i
+1) を出力するが、出力信号ＳＯ(i-1) ，ＳＯ(i)はそ
れぞれフリップフロップ回路ＦＦ(i) 、ＦＦ(i+1) の入
力波形ＳＩ(i) ，ＳＩ(i+1) でもある。
【０００４】各フリップフロップ回路には、シフトレジ
スタ回路１００に与えられたシフトクロックＳＣＫが伝
播して与えられる。例えばフリップフロップ回路ＦＦ(i
-1)，ＦＦ(i) ，ＦＦ(i+1) にはそれぞれシフトクロッ
クＳＣＫ(i-1) ，ＳＣＫ(i)，ＳＣＫ(i+1) が与えられ
る。
スタ回路１００に与えられたシフトクロックＳＣＫが伝
播して与えられる。例えばフリップフロップ回路ＦＦ(i
-1)，ＦＦ(i) ，ＦＦ(i+1) にはそれぞれシフトクロッ
クＳＣＫ(i-1) ，ＳＣＫ(i)，ＳＣＫ(i+1) が与えられ
る。
【０００５】図７はシフトレジスタ回路１００を構成す
る従来のフリップフロップ回路２の構成を示すブロック
図である。フリップフロップ回路２はフリップフロップ
回路ＦＦ(j) （ｊ＝１〜ｎ）のいずれにも用いられる。
る従来のフリップフロップ回路２の構成を示すブロック
図である。フリップフロップ回路２はフリップフロップ
回路ＦＦ(j) （ｊ＝１〜ｎ）のいずれにも用いられる。
【０００６】フリップフロップ回路２は、ローイネーブ
ル信号で動作するラッチ回路３及びハイイネーブル信号
で動作するラッチ回路４の直列接続で構成されている。
ル信号で動作するラッチ回路３及びハイイネーブル信号
で動作するラッチ回路４の直列接続で構成されている。
【０００７】フリップフロップ回路２は入力部のノード
Ａと、出力部のノードＣを有し、それぞれラッチ回路３
の入力部のノード及びラッチ回路４の出力部のノードと
一致する。ラッチ回路３の出力部のノード及びラッチ回
路４の入力部のノードはノードＢで一致する。いずれの
ラッチ回路３，４にもシフトクロックが与えられ、フリ
ップフロップ回路２がシフトレジスタ回路１００におい
てフリップフロップ回路ＦＦ(j) として用いられる場合
には、シフトクロックＳＣＫ(j) が与えられる。
Ａと、出力部のノードＣを有し、それぞれラッチ回路３
の入力部のノード及びラッチ回路４の出力部のノードと
一致する。ラッチ回路３の出力部のノード及びラッチ回
路４の入力部のノードはノードＢで一致する。いずれの
ラッチ回路３，４にもシフトクロックが与えられ、フリ
ップフロップ回路２がシフトレジスタ回路１００におい
てフリップフロップ回路ＦＦ(j) として用いられる場合
には、シフトクロックＳＣＫ(j) が与えられる。
【０００８】図８にフリップフロップ回路２に与えられ
るシフトクロックＳＣＫ(j) と、ノードＡ，Ｂ，Ｃにお
けるデータとの関係を表すタイミングチャートを示す。
るシフトクロックＳＣＫ(j) と、ノードＡ，Ｂ，Ｃにお
けるデータとの関係を表すタイミングチャートを示す。
【０００９】ラッチ回路３はシフトクロックＳＣＫ(j)
の立ち下がりによってノードＡに与えられているデータ
ｃを入力し（時刻ｔ10）、ノードＢにデータｃを出力す
る（時刻ｔ11）。ラッチ回路４はシフトクロックＳＣＫ
(j) の立ち上がりによってノードＢに与えられているデ
ータｃを入力し（時刻ｔ20）、ノードＣにデータｃを出
力する（時刻ｔ21）。従って、全体としてこのフリップ
フロップ回路２はシフトクロックＳＣＫ(j) の立上りの
タイミングにより動作するとみることができる。
の立ち下がりによってノードＡに与えられているデータ
ｃを入力し（時刻ｔ10）、ノードＢにデータｃを出力す
る（時刻ｔ11）。ラッチ回路４はシフトクロックＳＣＫ
(j) の立ち上がりによってノードＢに与えられているデ
ータｃを入力し（時刻ｔ20）、ノードＣにデータｃを出
力する（時刻ｔ21）。従って、全体としてこのフリップ
フロップ回路２はシフトクロックＳＣＫ(j) の立上りの
タイミングにより動作するとみることができる。
【００１０】しかし、このようにラッチ回路３，４には
遅延があり、フリップフロップ回路２の入力と出力に遅
延が生じる。よってこのようなフリップフロップ回路２
の直列接続からなるシフトレジスタ回路１００の動作
は、以下のようになる。
遅延があり、フリップフロップ回路２の入力と出力に遅
延が生じる。よってこのようなフリップフロップ回路２
の直列接続からなるシフトレジスタ回路１００の動作
は、以下のようになる。
【００１１】図９は従来の１相シフトレジスタ回路１０
０を構成するフリップフロップ回路に与えられるシフト
クロック及び入出力信号の関係を示すタイミングチャー
トである。フリップフロップ回路ＦＦ(i-1) ，ＦＦ(i)
，ＦＦ(i+1) にそれぞれ与えられるシフトクロックＳ
ＣＫ(i-1) ，ＳＣＫ(i) ，ＳＣＫ(i+1) と、それらの出
力信号ＳＯ(i-1) ，ＳＯ(i) （ＳＩ(i+1) ），ＳＯ(i+
1) の関係を示す。シフトレジスタ回路１００にはデー
タａ、ｂ、ｃ、ｄが順次入力される。
０を構成するフリップフロップ回路に与えられるシフト
クロック及び入出力信号の関係を示すタイミングチャー
トである。フリップフロップ回路ＦＦ(i-1) ，ＦＦ(i)
，ＦＦ(i+1) にそれぞれ与えられるシフトクロックＳ
ＣＫ(i-1) ，ＳＣＫ(i) ，ＳＣＫ(i+1) と、それらの出
力信号ＳＯ(i-1) ，ＳＯ(i) （ＳＩ(i+1) ），ＳＯ(i+
1) の関係を示す。シフトレジスタ回路１００にはデー
タａ、ｂ、ｃ、ｄが順次入力される。
【００１２】
【発明が解決しようとする課題】従来のフリップフロッ
プ回路２の構成では、それぞれイネーブル信号の論理が
異なる２つのラッチ回路３，４が直列に接続されている
ので、ラッチ回路３，４に遅延があるためにフリップフ
ロップ回路２の入力と出力との間にも遅延がある。その
一方で配線の容量や抵抗のためシフトクロックＳＣＫ
(j) にもスキューが発生する。よってフリップフロップ
回路２の複数個の直列接続からなるシフトレジスタ回路
１００に誤動作が生じる場合があった。
プ回路２の構成では、それぞれイネーブル信号の論理が
異なる２つのラッチ回路３，４が直列に接続されている
ので、ラッチ回路３，４に遅延があるためにフリップフ
ロップ回路２の入力と出力との間にも遅延がある。その
一方で配線の容量や抵抗のためシフトクロックＳＣＫ
(j) にもスキューが発生する。よってフリップフロップ
回路２の複数個の直列接続からなるシフトレジスタ回路
１００に誤動作が生じる場合があった。
【００１３】図９を用いてこれを説明する。各フリップ
フロップ回路ＦＦ(i-1) ，ＦＦ(i)，ＦＦ(i+1) に入力
されるシフトクロックＳＣＫ(i-1) ，ＳＣＫ(i) ，ＳＣ
Ｋ(i+1) の立上りのタイミングの時刻は、それぞれｔ1
，ｔ2 ，ｔ3 （ｔ4 ，ｔ5 ，ｔ6 ）であり、スキュー
が発生している。
フロップ回路ＦＦ(i-1) ，ＦＦ(i)，ＦＦ(i+1) に入力
されるシフトクロックＳＣＫ(i-1) ，ＳＣＫ(i) ，ＳＣ
Ｋ(i+1) の立上りのタイミングの時刻は、それぞれｔ1
，ｔ2 ，ｔ3 （ｔ4 ，ｔ5 ，ｔ6 ）であり、スキュー
が発生している。
【００１４】ｔ2 −ｔ1 （ｔ5 −ｔ4 ）のようにスキュ
ーが小さく、シフトクロックＳＣＫ(i) の立ち上がり時
刻ｔ2 がシフトクロックＳＣＫ(i-1) によって出力され
るＳＯ(i-1) の変化よりも速い場合には、データｂがフ
リップフロップ回路ＦＦ(i)に入力され、ＳＣＫ(i) の
立ち上がりのタイミングによってシフトし出力される。
ーが小さく、シフトクロックＳＣＫ(i) の立ち上がり時
刻ｔ2 がシフトクロックＳＣＫ(i-1) によって出力され
るＳＯ(i-1) の変化よりも速い場合には、データｂがフ
リップフロップ回路ＦＦ(i)に入力され、ＳＣＫ(i) の
立ち上がりのタイミングによってシフトし出力される。
【００１５】同様にして時刻ｔ5 においてデータｃはフ
リップフロップ回路ＦＦ(i) を伝播する。このようにス
キューの小さなシフトクロックＳＣＫ(i) が与えられる
フリップフロップ回路ＦＦ(i) は、シフトクロックＳＣ
Ｋ(i) の立ち上がりによりＳＩ(i) を入力し、ＳＯ(i)
を正常にシフトして出力する。
リップフロップ回路ＦＦ(i) を伝播する。このようにス
キューの小さなシフトクロックＳＣＫ(i) が与えられる
フリップフロップ回路ＦＦ(i) は、シフトクロックＳＣ
Ｋ(i) の立ち上がりによりＳＩ(i) を入力し、ＳＯ(i)
を正常にシフトして出力する。
【００１６】一方、ｔ6 −ｔ5 （ｔ3 −ｔ2 ）のように
スキューが大きく、シフトクロックＳＣＫ(i+1) の立ち
上がり時刻ｔ6 がシフトクロックＳＣＫ(i) によって出
力されるＳＯ(i) の変化よりも遅い場合を考える。この
ような場合、シフトクロックＳＣＫ(i+1) が立ち上がる
時刻ｔ6 のときには既に出力信号ＳＯ(i) はデータｂか
らデータｃへと変化している。このためフリップフロッ
プ回路ＦＦ(i+1) にはデータｂではなくデータｃが入力
され、そしてシフトされて出力される。時刻ｔ3 におい
ても同様にして、データａではなくデータｂがフリップ
フロップ回路ＦＦ(i+1) を伝播する。
スキューが大きく、シフトクロックＳＣＫ(i+1) の立ち
上がり時刻ｔ6 がシフトクロックＳＣＫ(i) によって出
力されるＳＯ(i) の変化よりも遅い場合を考える。この
ような場合、シフトクロックＳＣＫ(i+1) が立ち上がる
時刻ｔ6 のときには既に出力信号ＳＯ(i) はデータｂか
らデータｃへと変化している。このためフリップフロッ
プ回路ＦＦ(i+1) にはデータｂではなくデータｃが入力
され、そしてシフトされて出力される。時刻ｔ3 におい
ても同様にして、データａではなくデータｂがフリップ
フロップ回路ＦＦ(i+1) を伝播する。
【００１７】このため、それぞれのフリップフロップ回
路ＦＦ(j) に与えられるシフトクロックＳＣＫ(j) のい
ずれかのスキューが大きい場合、シフトレジスタ回路１
００全体としては正常なシフト動作が行われず、誤動作
が生じてしまうという問題点があった。
路ＦＦ(j) に与えられるシフトクロックＳＣＫ(j) のい
ずれかのスキューが大きい場合、シフトレジスタ回路１
００全体としては正常なシフト動作が行われず、誤動作
が生じてしまうという問題点があった。
【００１８】この発明は上記のような問題点を解決する
ためになされたもので、シフトクロックのスキューが大
きくても誤動作の生じないシフトレジスタ回路を得るこ
とを目的としたものである。
ためになされたもので、シフトクロックのスキューが大
きくても誤動作の生じないシフトレジスタ回路を得るこ
とを目的としたものである。
【００１９】
【課題を解決するための手段】この発明にかかるシフト
レジスタ回路は、第１及び第２の遷移を行うクロック信
号に基づいて動作する複数のフリップフロップ回路の直
列接続を備える。そしてフリップフロップ回路は、第１
の遷移によって動作する第１の信号伝達手段と、第２の
遷移によって動作する第２の信号伝達手段と、第１の遷
移によって動作する第３の信号伝達手段と、がこの順に
直列に接続された構成を有する。
レジスタ回路は、第１及び第２の遷移を行うクロック信
号に基づいて動作する複数のフリップフロップ回路の直
列接続を備える。そしてフリップフロップ回路は、第１
の遷移によって動作する第１の信号伝達手段と、第２の
遷移によって動作する第２の信号伝達手段と、第１の遷
移によって動作する第３の信号伝達手段と、がこの順に
直列に接続された構成を有する。
【００２０】望ましくは、第３の信号伝達手段はトライ
ステートバッファである。
ステートバッファである。
【００２１】
【作用】この発明にかかるフリップフロップ回路はクロ
ック信号の第２の遷移によってデータを入力し、クロッ
ク信号の第１の遷移によってデータを出力する。
ック信号の第２の遷移によってデータを入力し、クロッ
ク信号の第１の遷移によってデータを出力する。
【００２２】
【実施例】図１はこの発明にかかる１相シフトレジスタ
回路を構成するのに用いられる、フリップフロップ回路
１の構成を示すブロック図である。フリップフロップ回
路１は後述する１相シフトレジスタ回路を構成するフリ
ップフロップ回路ＦＦ(j)（ｊ＝１〜ｎ）のいずれにも
用いられる。
回路を構成するのに用いられる、フリップフロップ回路
１の構成を示すブロック図である。フリップフロップ回
路１は後述する１相シフトレジスタ回路を構成するフリ
ップフロップ回路ＦＦ(j)（ｊ＝１〜ｎ）のいずれにも
用いられる。
【００２３】フリップフロップ回路１は、フリップフロ
ップ回路２とローイネーブル信号で動作するトライステ
イトバッファ回路５との直列接続から構成されている。
フリップフロップ回路２はローイネーブル信号で動作す
るラッチ回路３及びハイイネーブル信号で動作するラッ
チ回路４の直列接続で構成されている。
ップ回路２とローイネーブル信号で動作するトライステ
イトバッファ回路５との直列接続から構成されている。
フリップフロップ回路２はローイネーブル信号で動作す
るラッチ回路３及びハイイネーブル信号で動作するラッ
チ回路４の直列接続で構成されている。
【００２４】フリップフロップ回路１は入力部のノード
Ａと、出力部のノードＤを有し、それぞれラッチ回路３
の入力部のノード及びトライステイトバッファ回路５の
出力部のノードと一致する。ラッチ回路３の出力部のノ
ード及びラッチ回路４の入力部のノードはノードＢで一
致する。ラッチ回路４の出力部のノード及びトライステ
イトバッファ回路５の入力部のノードとはノードＣで一
致する。いずれのラッチ回路３，４及びトライステイト
バッファ回路５にもシフトクロックが与えられ、フリッ
プフロップ回路１がシフトレジスタ回路１００において
フリップフロップ回路ＦＦ(j) として用いられる場合に
は、シフトクロックＳＣＫ(j) が与えられる。
Ａと、出力部のノードＤを有し、それぞれラッチ回路３
の入力部のノード及びトライステイトバッファ回路５の
出力部のノードと一致する。ラッチ回路３の出力部のノ
ード及びラッチ回路４の入力部のノードはノードＢで一
致する。ラッチ回路４の出力部のノード及びトライステ
イトバッファ回路５の入力部のノードとはノードＣで一
致する。いずれのラッチ回路３，４及びトライステイト
バッファ回路５にもシフトクロックが与えられ、フリッ
プフロップ回路１がシフトレジスタ回路１００において
フリップフロップ回路ＦＦ(j) として用いられる場合に
は、シフトクロックＳＣＫ(j) が与えられる。
【００２５】また、寄生的に配線の容量６が出力部のノ
ードＤにおいてフリップフロップ回路１に接続される。
ードＤにおいてフリップフロップ回路１に接続される。
【００２６】図２にフリップフロップ回路１に与えられ
るシフトクロックＳＣＫ(j) と、ノードＡ，Ｂ，Ｃ，Ｄ
におけるデータとの関係を表すタイミングチャートを示
す。
るシフトクロックＳＣＫ(j) と、ノードＡ，Ｂ，Ｃ，Ｄ
におけるデータとの関係を表すタイミングチャートを示
す。
【００２７】ラッチ回路３はシフトクロックＳＣＫ(j)
の立ち下がりによってノードＡに与えられているデータ
ｃを入力し、ノードＢにデータｃを出力する（時刻ｔs
0）。ラッチ回路４はシフトクロックＳＣＫ(j) の立ち
上がりによってノードＢに与えられているデータｃを入
力し、ノードＣにデータｃを出力する（時刻ｔs1）。従
って、全体としてフリップフロップ回路２はシフトクロ
ックＳＣＫ(j) の立上りのタイミング（時刻ｔs1）によ
り動作するとみることができる。
の立ち下がりによってノードＡに与えられているデータ
ｃを入力し、ノードＢにデータｃを出力する（時刻ｔs
0）。ラッチ回路４はシフトクロックＳＣＫ(j) の立ち
上がりによってノードＢに与えられているデータｃを入
力し、ノードＣにデータｃを出力する（時刻ｔs1）。従
って、全体としてフリップフロップ回路２はシフトクロ
ックＳＣＫ(j) の立上りのタイミング（時刻ｔs1）によ
り動作するとみることができる。
【００２８】時刻ｔs1から時刻ｔs2の間においてはシフ
トクロックＳＣＫ(j) の立ち下がりが生じていないの
で、トライステイトバッファ回路５はデータの伝達を行
わない。一方、ラッチ回路４には遅延があるため、ラッ
チ回路４のデータの出力が時刻ｔs1から時刻ｔs2の間で
あればラッチ回路４の出力データはノードＤに出力され
ない。このときノードＤは、配線の容量６により前のデ
ータが保持されている。
トクロックＳＣＫ(j) の立ち下がりが生じていないの
で、トライステイトバッファ回路５はデータの伝達を行
わない。一方、ラッチ回路４には遅延があるため、ラッ
チ回路４のデータの出力が時刻ｔs1から時刻ｔs2の間で
あればラッチ回路４の出力データはノードＤに出力され
ない。このときノードＤは、配線の容量６により前のデ
ータが保持されている。
【００２９】このようにしてノードＣにデータｃが与え
られているところへシフトクロックＳＣＫ(j) の次の立
ち下がりが時刻ｔs2において生じることにより、トライ
ステイトバッファ回路５が動作して、データｃをノード
Ｄへと伝達する。つまり、ノードＣのデータはノードＤ
に出力され、ノードＤに与えられるデータは更新される
ことになる。
られているところへシフトクロックＳＣＫ(j) の次の立
ち下がりが時刻ｔs2において生じることにより、トライ
ステイトバッファ回路５が動作して、データｃをノード
Ｄへと伝達する。つまり、ノードＣのデータはノードＤ
に出力され、ノードＤに与えられるデータは更新される
ことになる。
【００３０】以上のことより、このフリップフロップ回
路１はクロックの立ち上がりでデータ入力し、クロック
の立ち下がりでのデータを出力する動作をするとみるこ
とができる。
路１はクロックの立ち上がりでデータ入力し、クロック
の立ち下がりでのデータを出力する動作をするとみるこ
とができる。
【００３１】図３は上記の構成を有するフリップフロッ
プ回路１の直列接続から構成される１相のｎ段シフトレ
ジスタ回路２００のブロック図である。シフトレジスタ
回路２００はフリップフロップ回路ＦＦ(j) （ｊ＝１〜
ｎ）の直列接続から構成されている。フリップフロップ
回路ＦＦ(j) （ｊ＝１〜ｎ）はいずれもフリップフロッ
プ回路１から構成されている。
プ回路１の直列接続から構成される１相のｎ段シフトレ
ジスタ回路２００のブロック図である。シフトレジスタ
回路２００はフリップフロップ回路ＦＦ(j) （ｊ＝１〜
ｎ）の直列接続から構成されている。フリップフロップ
回路ＦＦ(j) （ｊ＝１〜ｎ）はいずれもフリップフロッ
プ回路１から構成されている。
【００３２】例えばｉ番目のフリップフロップ回路ＦＦ
(i) 、（ｉ＋１）番目のフリップフロップ回路ＦＦ(i+
1) は、この順に接続されている。そしてシフトレジス
タ回路２００の入力信号ＳＩはフリップフロップ回路に
よって伝達されて出力信号ＳＯとして出力される。つま
りフリップフロップ回路ＦＦ(i) ，ＦＦ(i+1) はそれぞ
れ出力信号ＳＯ(i) ，ＳＯ(i+1) を出力するが、出力信
号ＳＯ(i) はフリップフロップ回路ＦＦ(i+1) の入力波
形ＳＩ(i+1) でもある。
(i) 、（ｉ＋１）番目のフリップフロップ回路ＦＦ(i+
1) は、この順に接続されている。そしてシフトレジス
タ回路２００の入力信号ＳＩはフリップフロップ回路に
よって伝達されて出力信号ＳＯとして出力される。つま
りフリップフロップ回路ＦＦ(i) ，ＦＦ(i+1) はそれぞ
れ出力信号ＳＯ(i) ，ＳＯ(i+1) を出力するが、出力信
号ＳＯ(i) はフリップフロップ回路ＦＦ(i+1) の入力波
形ＳＩ(i+1) でもある。
【００３３】各フリップフロップ回路には、シフトレジ
スタ回路２００に与えられたシフトクロックＳＣＫが伝
播して与えられる。例えばフリップフロップ回路ＦＦ
(i) ，ＦＦ(i+1) にはそれぞれシフトクロックＳＣＫ
(i) ，ＳＣＫ(i+1) が与えられる。
スタ回路２００に与えられたシフトクロックＳＣＫが伝
播して与えられる。例えばフリップフロップ回路ＦＦ
(i) ，ＦＦ(i+1) にはそれぞれシフトクロックＳＣＫ
(i) ，ＳＣＫ(i+1) が与えられる。
【００３４】図４は図３に示された１相のシフトレジス
タ回路２００を構成するフリップフロップ回路に与えら
れるシフトクロック及び入出力信号の関係を示すタイミ
ングチャートである。フリップフロップ回路ＦＦ(i) ，
ＦＦ(i+1) にそれぞれ与えられるシフトクロックＳＣＫ
(i) ，ＳＣＫ(i+1) と、それらの出力信号ＳＯ(i) （Ｓ
Ｉ(i+1) ），ＳＯ(i+1) の関係を示す。シフトレジスタ
回路２００にはデータａ，ｂ，ｃ，ｄが順次入力され
る。
タ回路２００を構成するフリップフロップ回路に与えら
れるシフトクロック及び入出力信号の関係を示すタイミ
ングチャートである。フリップフロップ回路ＦＦ(i) ，
ＦＦ(i+1) にそれぞれ与えられるシフトクロックＳＣＫ
(i) ，ＳＣＫ(i+1) と、それらの出力信号ＳＯ(i) （Ｓ
Ｉ(i+1) ），ＳＯ(i+1) の関係を示す。シフトレジスタ
回路２００にはデータａ，ｂ，ｃ，ｄが順次入力され
る。
【００３５】時刻ｔm1においてシフトクロックＳＣＫ
(i) が立ち上がり、フリップフロップ回路ＦＦ(i) には
データｃが読み込まれている。しかし、フリップフロッ
プ回路ＦＦ(i) の出力信号ＳＯ(i) は、シフトクロック
ＳＣＫ(i) の立ち下がりのタイミングによって出力され
るので、時刻ｔm3において立ち下がるシフトクロックＳ
ＣＫ(i) によって時刻ｔm4においてデータが更新される
までは、以前のデータｂが出力されている。
(i) が立ち上がり、フリップフロップ回路ＦＦ(i) には
データｃが読み込まれている。しかし、フリップフロッ
プ回路ＦＦ(i) の出力信号ＳＯ(i) は、シフトクロック
ＳＣＫ(i) の立ち下がりのタイミングによって出力され
るので、時刻ｔm3において立ち下がるシフトクロックＳ
ＣＫ(i) によって時刻ｔm4においてデータが更新される
までは、以前のデータｂが出力されている。
【００３６】ところで、配線の容量や抵抗のためシフト
クロックのスキューが発生する。このため、シフトクロ
ックＳＣＫ(i+1) の立ち上がりは時刻ｔm2において生じ
ている。シフトクロックＳＣＫ(i+1) はフリップフロッ
プ回路ＦＦ(i+1) に与えられ、フリップフロップ回路Ｆ
Ｆ(i+1) はフリップフロップ回路ＦＦ(i) の出力信号Ｓ
Ｏ(i) を入力信号ＳＩ(i+1) として受ける。従ってシフ
トレジスタ回路２００が正常なシフト動作を行うために
は、シフトクロックＳＣＫ(i+1) のスキューに対してあ
る程度のマージンが必要となる。
クロックのスキューが発生する。このため、シフトクロ
ックＳＣＫ(i+1) の立ち上がりは時刻ｔm2において生じ
ている。シフトクロックＳＣＫ(i+1) はフリップフロッ
プ回路ＦＦ(i+1) に与えられ、フリップフロップ回路Ｆ
Ｆ(i+1) はフリップフロップ回路ＦＦ(i) の出力信号Ｓ
Ｏ(i) を入力信号ＳＩ(i+1) として受ける。従ってシフ
トレジスタ回路２００が正常なシフト動作を行うために
は、シフトクロックＳＣＫ(i+1) のスキューに対してあ
る程度のマージンが必要となる。
【００３７】つまり、シフトクロックＳＣＫ(i+1) の立
ち上がり時刻ｔm2がフリップフロップ回路ＦＦ(i) によ
って出力される出力信号ＳＯ(i) （ＳＩ(i+1) ）の変化
時刻ｔm4よりも早いければシフトレジスタ回路２００の
正常なシフト動作が確保される。
ち上がり時刻ｔm2がフリップフロップ回路ＦＦ(i) によ
って出力される出力信号ＳＯ(i) （ＳＩ(i+1) ）の変化
時刻ｔm4よりも早いければシフトレジスタ回路２００の
正常なシフト動作が確保される。
【００３８】本発明では、上述のように時刻ｔm3におい
て立ち下がるシフトクロックＳＣＫ(i) によって時刻ｔ
m4においてデータが更新されるまでは、出力信号ＳＯ
(i) （ＳＩ(i+1) ）は以前のデータｂが保持されてい
る。よって、シフトクロックＳＣＫ(i+1) の立ち上がり
時刻ｔm2が、少なくともシフトクロックＳＣＫ(i) の立
ち下がりの時刻ｔm3よりも早ければ、正しいシフト動作
が行われることになる。
て立ち下がるシフトクロックＳＣＫ(i) によって時刻ｔ
m4においてデータが更新されるまでは、出力信号ＳＯ
(i) （ＳＩ(i+1) ）は以前のデータｂが保持されてい
る。よって、シフトクロックＳＣＫ(i+1) の立ち上がり
時刻ｔm2が、少なくともシフトクロックＳＣＫ(i) の立
ち下がりの時刻ｔm3よりも早ければ、正しいシフト動作
が行われることになる。
【００３９】よって、フリップフロップ回路間でシフト
クロックのスキューがあっても、少なくともシフトクロ
ックの半周期分のタイミング・マージンが得られるた
め、シフトレジスタ回路２００において誤動作を回避で
き、正常なシフト動作が行える。
クロックのスキューがあっても、少なくともシフトクロ
ックの半周期分のタイミング・マージンが得られるた
め、シフトレジスタ回路２００において誤動作を回避で
き、正常なシフト動作が行える。
【００４０】なお上記実施例では、シフトレジスタ回路
２００を構成するフリップフロップ回路１において、ラ
ッチ回路３とトライステイトバッファ回路５とがローイ
ネーブル信号で、ラッチ回路４がハイイネーブル信号で
それぞれ動作する場合について述べたが、これらの論理
が逆転していても構わない。
２００を構成するフリップフロップ回路１において、ラ
ッチ回路３とトライステイトバッファ回路５とがローイ
ネーブル信号で、ラッチ回路４がハイイネーブル信号で
それぞれ動作する場合について述べたが、これらの論理
が逆転していても構わない。
【００４１】図５はこのことを示すものであり、フリッ
プフロップ回路１１の構成を示すブロック図である。フ
リップフロップ回路１１は、シフトレジスタ回路２００
のフリップフロップ回路ＦＦ(j) （ｊ＝１〜ｎ）のいず
れをも構成する。
プフロップ回路１１の構成を示すブロック図である。フ
リップフロップ回路１１は、シフトレジスタ回路２００
のフリップフロップ回路ＦＦ(j) （ｊ＝１〜ｎ）のいず
れをも構成する。
【００４２】フリップフロップ回路１１は、フリップフ
ロップ回路２１とハイイネーブル信号で動作するトライ
ステイトバッファ回路５１との直列接続から構成されて
いる。フリップフロップ回路２１はハイイネーブル信号
で動作するラッチ回路４及びローイネーブル信号で動作
するラッチ回路３の直列接続で構成されている。
ロップ回路２１とハイイネーブル信号で動作するトライ
ステイトバッファ回路５１との直列接続から構成されて
いる。フリップフロップ回路２１はハイイネーブル信号
で動作するラッチ回路４及びローイネーブル信号で動作
するラッチ回路３の直列接続で構成されている。
【００４３】フリップフロップ回路１１は入力部のノー
ドＡと、出力部のノードＤを有し、それぞれラッチ回路
４の入力部のノード及びトライステイトバッファ回路５
１の出力部のノードと一致する。ラッチ回路４の出力部
のノード及びラッチ回路３の入力部のノードはノードＢ
で一致する。ラッチ回路３の出力部のノード及びトライ
ステイトバッファ回路５１の入力部のノードとはノード
Ｃで一致する。いずれのラッチ回路３，４及びトライス
テイトバッファ回路５１にもシフトクロックが与えら
れ、フリップフロップ回路１１がシフトレジスタ回路２
００においてフリップフロップ回路ＦＦ(j) として用い
られる場合には、シフトクロックＳＣＫ(j) が与えられ
る。
ドＡと、出力部のノードＤを有し、それぞれラッチ回路
４の入力部のノード及びトライステイトバッファ回路５
１の出力部のノードと一致する。ラッチ回路４の出力部
のノード及びラッチ回路３の入力部のノードはノードＢ
で一致する。ラッチ回路３の出力部のノード及びトライ
ステイトバッファ回路５１の入力部のノードとはノード
Ｃで一致する。いずれのラッチ回路３，４及びトライス
テイトバッファ回路５１にもシフトクロックが与えら
れ、フリップフロップ回路１１がシフトレジスタ回路２
００においてフリップフロップ回路ＦＦ(j) として用い
られる場合には、シフトクロックＳＣＫ(j) が与えられ
る。
【００４４】このように構成されたフリップフロップ回
路１１は、シフトクロックの立ち下がりでデータを入力
し、シフトクロックの立ち上がりでのデータを出力する
動作をするとみることができる。よって、これらを直列
に接続してシフトレジスタ回路２００を構成した場合で
も上記実施例と同様の効果を奏することができる。
路１１は、シフトクロックの立ち下がりでデータを入力
し、シフトクロックの立ち上がりでのデータを出力する
動作をするとみることができる。よって、これらを直列
に接続してシフトレジスタ回路２００を構成した場合で
も上記実施例と同様の効果を奏することができる。
【００４５】
【発明の効果】以上のようにこの発明によれば、フリッ
プフロップ間でクロック信号のスキューがあっても少な
くともクロック信号の半周期分のタイミングの余裕が得
られ、確実なシフト動作が行える。つまりクロック信号
のスキューによってシフトレジスタのシフト動作が誤動
作するのを防ぐことができる。
プフロップ間でクロック信号のスキューがあっても少な
くともクロック信号の半周期分のタイミングの余裕が得
られ、確実なシフト動作が行える。つまりクロック信号
のスキューによってシフトレジスタのシフト動作が誤動
作するのを防ぐことができる。
【図１】この発明の一実施例を示すフリップフロップ回
路のブロック図である。
路のブロック図である。
【図２】図１に示すフリップフロップの動作を示すタイ
ミングチャートである。
ミングチャートである。
【図３】この発明の一実施例を示すシフトレジスタ回路
のブロック図である。
のブロック図である。
【図４】図３に示すシフトレジスタ回路の動作を示すタ
イミングチャートである。
イミングチャートである。
【図５】この発明の他の実施例を示すフリップフロップ
回路のブロック図である。
回路のブロック図である。
【図６】従来のシフトレジスタ回路のブロック図であ
る。
る。
【図７】従来のフリップフロップ回路のブロック図であ
る。
る。
【図８】従来のフリップフロップ回路の動作を示すタイ
ミングチャートである。
ミングチャートである。
【図９】従来のシフトレジスタ回路の動作を示すタイミ
ングチャートである。
ングチャートである。
１，２ フリップフロップ回路 ３，４ ラッチ回路 ５ トライステートバッファ ＳＣＫ，ＳＣＫ(i-1) ，ＳＣＫ(i) ，ＳＣＫ(i+1) シ
フトクロック ＦＦ(i-1) ，ＦＦ(i) ，ＦＦ(i+1) フリップフロップ
回路
フトクロック ＦＦ(i-1) ，ＦＦ(i) ，ＦＦ(i+1) フリップフロップ
回路
Claims (2)
- 【請求項１】 第１及び第２の遷移を行うクロック信号
に基づいて動作する複数のフリップフロップ回路の直列
接続を備えたシフトレジスタ回路であって、 前記フリップフロップ回路は、 前記第１の遷移によって動作する第１の信号伝達手段
と、 前記第２の遷移によって動作する第２の信号伝達手段
と、 前記第１の遷移によって動作する第３の信号伝達手段
と、がこの順に直列に接続された構成を有するシフトレ
ジスタ回路。 - 【請求項２】 前記第３の信号伝達手段はトライステー
トバッファである、請求項１記載のシフトレジスタ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4221312A JPH0668691A (ja) | 1992-08-20 | 1992-08-20 | シフトレジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4221312A JPH0668691A (ja) | 1992-08-20 | 1992-08-20 | シフトレジスタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0668691A true JPH0668691A (ja) | 1994-03-11 |
Family
ID=16764832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4221312A Pending JPH0668691A (ja) | 1992-08-20 | 1992-08-20 | シフトレジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0668691A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6058156A (en) * | 1997-05-29 | 2000-05-02 | Nec Corporation | Shift register device and method of driving the same |
| US8044916B2 (en) | 2005-05-24 | 2011-10-25 | Samsung Mobile Display Co., Ltd. | Shift register and organic light emitting display having the same |
-
1992
- 1992-08-20 JP JP4221312A patent/JPH0668691A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6058156A (en) * | 1997-05-29 | 2000-05-02 | Nec Corporation | Shift register device and method of driving the same |
| US8044916B2 (en) | 2005-05-24 | 2011-10-25 | Samsung Mobile Display Co., Ltd. | Shift register and organic light emitting display having the same |
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