JPH065090A - シフトレジスタ回路 - Google Patents
シフトレジスタ回路Info
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- JPH065090A JPH065090A JP4187458A JP18745892A JPH065090A JP H065090 A JPH065090 A JP H065090A JP 4187458 A JP4187458 A JP 4187458A JP 18745892 A JP18745892 A JP 18745892A JP H065090 A JPH065090 A JP H065090A
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Abstract
(57)【要約】
【目的】 動作クロックの遅延によるシフト動作の誤動
作を防ぐシフトレジスタ回路を得ることを目的とする。 【構成】 フリップフロップ回路５に、第一のラッチ回
路２と逆論理のイネーブル信号で動作しその第一のラッ
チ回路２からの入力データを出力データとして送出する
第二のラッチ回路３と、第一のラッチ回路２と同一論理
のイネーブル信号で動作し第二のラッチ回路３からの入
力データを出力データとして送出する第三のラッチ回路
４とを備えたもので構成し、そのフリップフロップ回路
５を複数個直列に接続したものである。
作を防ぐシフトレジスタ回路を得ることを目的とする。 【構成】 フリップフロップ回路５に、第一のラッチ回
路２と逆論理のイネーブル信号で動作しその第一のラッ
チ回路２からの入力データを出力データとして送出する
第二のラッチ回路３と、第一のラッチ回路２と同一論理
のイネーブル信号で動作し第二のラッチ回路３からの入
力データを出力データとして送出する第三のラッチ回路
４とを備えたもので構成し、そのフリップフロップ回路
５を複数個直列に接続したものである。
Description
【０００１】
【産業上の利用分野】この発明は、半導体回路で構成さ
れるシフトレジスタ回路に関するものである。
れるシフトレジスタ回路に関するものである。
【０００２】
【従来の技術】図５は従来の一相シフトレジスタ回路に
用いられるフリップフロップ回路を示すブロック図であ
り、図において、１はフリップフロップ回路、２，３は
ラッチ回路である。Ａはフリップフロップ回路１の入力
部のノードであり、またラッチ回路２の入力部のノード
である。Ｂはラッチ回路２の出力部のノードであり、ま
たラッチ回路３の入力部のノードである。Ｃはラッチ回
路３の出力部のノードであり、このフリップフロップ回
路１の出力部のノードである。ＳＣＫはこのフリップフ
ロップ回路１の動作クロックである。動作クロックＳＣ
Ｋはラッチ回路２および３に入力され、ラッチ回路２は
ローイネーブル信号で動作し、ラッチ回路３はハイイネ
ーブル信号で動作する。
用いられるフリップフロップ回路を示すブロック図であ
り、図において、１はフリップフロップ回路、２，３は
ラッチ回路である。Ａはフリップフロップ回路１の入力
部のノードであり、またラッチ回路２の入力部のノード
である。Ｂはラッチ回路２の出力部のノードであり、ま
たラッチ回路３の入力部のノードである。Ｃはラッチ回
路３の出力部のノードであり、このフリップフロップ回
路１の出力部のノードである。ＳＣＫはこのフリップフ
ロップ回路１の動作クロックである。動作クロックＳＣ
Ｋはラッチ回路２および３に入力され、ラッチ回路２は
ローイネーブル信号で動作し、ラッチ回路３はハイイネ
ーブル信号で動作する。
【０００３】図６はフリップフロップ回路１の動作クロ
ックおよび内部波形を示すタイミングチャートである。
このように、ラッチ回路２は動作クロックＳＣＫのロー
イネーブル信号によりノードＡのデータを入力し、ノー
ドＢにデータを出力する。ラッチ回路３は動作クロック
ＳＣＫのハイイネーブル信号によりノードＢのデータを
入力し、ノードＣにデータを出力する。従って、このフ
リップフロップ回路１は動作クロックＳＣＫの立下がり
のタイミングでノードＡのデータを入力し、半周期後の
動作クロックＳＣＫの立上がりのタイミングでノードＣ
にデータを出力する。また、それぞれのラッチ回路２，
３には遅延があり、そのため出力されたデータにも遅延
が発生する。
ックおよび内部波形を示すタイミングチャートである。
このように、ラッチ回路２は動作クロックＳＣＫのロー
イネーブル信号によりノードＡのデータを入力し、ノー
ドＢにデータを出力する。ラッチ回路３は動作クロック
ＳＣＫのハイイネーブル信号によりノードＢのデータを
入力し、ノードＣにデータを出力する。従って、このフ
リップフロップ回路１は動作クロックＳＣＫの立下がり
のタイミングでノードＡのデータを入力し、半周期後の
動作クロックＳＣＫの立上がりのタイミングでノードＣ
にデータを出力する。また、それぞれのラッチ回路２，
３には遅延があり、そのため出力されたデータにも遅延
が発生する。
【０００４】図７は従来の一相シフトレジスタ回路を示
すブロック図であり、ＦＦ(i) ，ＦＦ(i+1) ，ＦＦ(j)
は図５に示したものと同等なフリップフロップ回路１で
ある。また、ＳＩ(i) ，ＳＩ(i+1) ，ＳＩ(j) は、それ
ぞれフリップフロップ回路ＦＦ(i) ，ＦＦ(i+1) ，ＦＦ
(j) の入力データである。また、ＳＯ(i) ，ＳＯ(i+1)
，ＳＯ(j) は、それぞれフリップフロップ回路ＦＦ(i)
，ＦＦ(i+1) ，ＦＦ(j) の出力データである。ここ
で、フリップフロップ回路ＦＦ(i) とＦＦ(i+1) は直接
接続されているので、ＳＯ(i) とＳＩ(i+1) は同一のデ
ータになる。また、ＳＣＫ(i) ，ＳＣＫ(i+1) ，ＳＣＫ
(j) は、それぞれフリップフロップ回路ＦＦ(i) ，ＦＦ
(i+1) ，ＦＦ(j) に与えられる動作クロックである。
すブロック図であり、ＦＦ(i) ，ＦＦ(i+1) ，ＦＦ(j)
は図５に示したものと同等なフリップフロップ回路１で
ある。また、ＳＩ(i) ，ＳＩ(i+1) ，ＳＩ(j) は、それ
ぞれフリップフロップ回路ＦＦ(i) ，ＦＦ(i+1) ，ＦＦ
(j) の入力データである。また、ＳＯ(i) ，ＳＯ(i+1)
，ＳＯ(j) は、それぞれフリップフロップ回路ＦＦ(i)
，ＦＦ(i+1) ，ＦＦ(j) の出力データである。ここ
で、フリップフロップ回路ＦＦ(i) とＦＦ(i+1) は直接
接続されているので、ＳＯ(i) とＳＩ(i+1) は同一のデ
ータになる。また、ＳＣＫ(i) ，ＳＣＫ(i+1) ，ＳＣＫ
(j) は、それぞれフリップフロップ回路ＦＦ(i) ，ＦＦ
(i+1) ，ＦＦ(j) に与えられる動作クロックである。
【０００５】図８は図７のシフトレジスタ回路の動作ク
ロックおよび内部波形を示すタイミングチャートであ
る。ここで、ＳＣＫ(i-1) はフリップフロップ回路ＦＦ
(i) の前段にあるフリップフロップ回路の動作クロック
である。ｔ１〜ｔ３はそれぞれ動作クロックＳＣＫ(i-
1) ，ＳＣＫ(i) ，ＳＣＫ(i+1) の立上がり時刻であ
り、ｔ４はデータＳＩ(i) が変化する時刻、また、ｔ５
はデータＳＩ(i+1) が変化する時刻である。また、ａ〜
ｄはデータである。
ロックおよび内部波形を示すタイミングチャートであ
る。ここで、ＳＣＫ(i-1) はフリップフロップ回路ＦＦ
(i) の前段にあるフリップフロップ回路の動作クロック
である。ｔ１〜ｔ３はそれぞれ動作クロックＳＣＫ(i-
1) ，ＳＣＫ(i) ，ＳＣＫ(i+1) の立上がり時刻であ
り、ｔ４はデータＳＩ(i) が変化する時刻、また、ｔ５
はデータＳＩ(i+1) が変化する時刻である。また、ａ〜
ｄはデータである。
【０００６】次に動作について説明する。一相クロック
動作のシフトレジスタ回路では、配線の容量および抵抗
のため動作クロックＳＣＫに遅延が発生する。例えば、
図８において、フリップフロップ回路ＦＦ(i) ，ＦＦ(i
+1) ，ＦＦ(j) に入力される動作クロックＳＣＫ(i-1)
，ＳＣＫ(i) ，ＳＣＫ(i+1) の立上がり時刻は、それ
ぞれｔ１，ｔ２，ｔ３であり遅延が発生している。
動作のシフトレジスタ回路では、配線の容量および抵抗
のため動作クロックＳＣＫに遅延が発生する。例えば、
図８において、フリップフロップ回路ＦＦ(i) ，ＦＦ(i
+1) ，ＦＦ(j) に入力される動作クロックＳＣＫ(i-1)
，ＳＣＫ(i) ，ＳＣＫ(i+1) の立上がり時刻は、それ
ぞれｔ１，ｔ２，ｔ３であり遅延が発生している。
【０００７】立上がり時刻ｔ１とｔ２のように動作クロ
ックの遅延が小さく、動作クロックＳＣＫ(i) の立上が
り時刻ｔ２が、動作クロックＳＣＫ(i-1) の立上がりに
よって出力される入力データＳＩ(i) の変化の時刻ｔ４
よりも早い場合、ＳＩ(i) のデータｂは動作クロックＳ
ＣＫ(i) の立下がりによってフリップフロップ回路ＦＦ
(i) に入力され、その後の立上がりｔ２によってシフト
し出力される。このように、動作クロックの遅延が小さ
い場合、出力データを正常にシフトし出力することがで
きる。
ックの遅延が小さく、動作クロックＳＣＫ(i) の立上が
り時刻ｔ２が、動作クロックＳＣＫ(i-1) の立上がりに
よって出力される入力データＳＩ(i) の変化の時刻ｔ４
よりも早い場合、ＳＩ(i) のデータｂは動作クロックＳ
ＣＫ(i) の立下がりによってフリップフロップ回路ＦＦ
(i) に入力され、その後の立上がりｔ２によってシフト
し出力される。このように、動作クロックの遅延が小さ
い場合、出力データを正常にシフトし出力することがで
きる。
【０００８】
【発明が解決しようとする課題】従来の一相シフトレジ
スタ回路は以上のように構成されているので、ラッチ回
路２，３には遅延があり、また、配線の容量および抵抗
のため動作クロックＳＣＫに遅延が発生する。したがっ
て、図８において、立上がり時刻ｔ２とｔ３のように動
作クロックの遅延が大きく、動作クロックＳＣＫ(i+1)
の立上がり時刻ｔ３が、動作クロックＳＣＫ(i) の立上
がりｔ２によって出力される出力データＳＯ(i) の変化
の時刻ｔ５よりも遅い場合、シフト出力されるべきＳＯ
(i) のデータａはシフト出力されず、フリップフロップ
回路ＦＦ(i+1) にはｂが出力される。このように、動作
クロックの遅延が大きい場合、フリップフロップ回路は
正常なシフト動作が行われず、誤動作するなどの問題点
があった。
スタ回路は以上のように構成されているので、ラッチ回
路２，３には遅延があり、また、配線の容量および抵抗
のため動作クロックＳＣＫに遅延が発生する。したがっ
て、図８において、立上がり時刻ｔ２とｔ３のように動
作クロックの遅延が大きく、動作クロックＳＣＫ(i+1)
の立上がり時刻ｔ３が、動作クロックＳＣＫ(i) の立上
がりｔ２によって出力される出力データＳＯ(i) の変化
の時刻ｔ５よりも遅い場合、シフト出力されるべきＳＯ
(i) のデータａはシフト出力されず、フリップフロップ
回路ＦＦ(i+1) にはｂが出力される。このように、動作
クロックの遅延が大きい場合、フリップフロップ回路は
正常なシフト動作が行われず、誤動作するなどの問題点
があった。
【０００９】この発明は上記のような問題点を解消する
ためになされたもので、動作クロックの遅延によるシフ
ト動作の誤動作を防ぐシフトレジスタ回路を得ることを
目的とする。
ためになされたもので、動作クロックの遅延によるシフ
ト動作の誤動作を防ぐシフトレジスタ回路を得ることを
目的とする。
【００１０】
【課題を解決するための手段】この発明に係るシフトレ
ジスタ回路は、フリップフロップ回路に、第一のラッチ
回路と逆論理のイネーブル信号で動作しその第一のラッ
チ回路からの入力データを出力データとして送出する第
二のラッチ回路と、第一のラッチ回路と同一論理のイネ
ーブル信号で動作し第二のラッチ回路からの入力データ
を出力データとして送出する第三のラッチ回路とを備え
たもので構成し、そのフリップフロップ回路を複数個直
列に接続したものである。
ジスタ回路は、フリップフロップ回路に、第一のラッチ
回路と逆論理のイネーブル信号で動作しその第一のラッ
チ回路からの入力データを出力データとして送出する第
二のラッチ回路と、第一のラッチ回路と同一論理のイネ
ーブル信号で動作し第二のラッチ回路からの入力データ
を出力データとして送出する第三のラッチ回路とを備え
たもので構成し、そのフリップフロップ回路を複数個直
列に接続したものである。
【００１１】
【作用】この発明におけるフリップフロップ回路は、第
三のラッチ回路を設けることにより、次段フリップフロ
ップ回路へ出力されるデータが半周期遅れる。したがっ
て、動作クロックの半周期分のタイミングの余裕が得ら
れ、動作クロックに遅延があってもシフト動作を確実に
する。
三のラッチ回路を設けることにより、次段フリップフロ
ップ回路へ出力されるデータが半周期遅れる。したがっ
て、動作クロックの半周期分のタイミングの余裕が得ら
れ、動作クロックに遅延があってもシフト動作を確実に
する。
【００１２】
実施例１．以下、この発明の一実施例を図について説明
する。図１において、１はそれぞれ従来の技術の図５お
よび図７で示したフリップフロップ回路１と同等なフリ
ップフロップ回路、４はそれぞれフリップフロップ回路
１からの入力データを出力データとして送出するラッチ
回路（第三のラッチ回路）、５はそれぞれフリップフロ
ップ回路ＦＦ(i) ，ＦＦ(i+1) ，ＦＦ(j) を示す。ま
た、ＳＩ(i) ，ＳＩ(i+1) ，ＳＩ(j) は、それぞれフリ
ップフロップ回路ＦＦ(i) ，ＦＦ(i+1) ，ＦＦ(j) の入
力データである。また、ＳＯ(i) ，ＳＯ(i+1) ，ＳＯ
(j) は、それぞれフリップフロップ回路ＦＦ(i) ，ＦＦ
(i+1) ，ＦＦ(j) の出力データである。ここで、フリッ
プフロップ回路ＦＦ(i) とＦＦ(i+1) は直接接続されて
いるので、ＳＯ(i) とＳＩ(i+1) は同一のデータにな
る。また、ＳＣＫ(i) ，ＳＣＫ(i+1)，ＳＣＫ(j) は、
それぞれフリップフロップ回路ＦＦ(i) ，ＦＦ(i+1) ，
ＦＦ(j) に与えられる動作クロックである。
する。図１において、１はそれぞれ従来の技術の図５お
よび図７で示したフリップフロップ回路１と同等なフリ
ップフロップ回路、４はそれぞれフリップフロップ回路
１からの入力データを出力データとして送出するラッチ
回路（第三のラッチ回路）、５はそれぞれフリップフロ
ップ回路ＦＦ(i) ，ＦＦ(i+1) ，ＦＦ(j) を示す。ま
た、ＳＩ(i) ，ＳＩ(i+1) ，ＳＩ(j) は、それぞれフリ
ップフロップ回路ＦＦ(i) ，ＦＦ(i+1) ，ＦＦ(j) の入
力データである。また、ＳＯ(i) ，ＳＯ(i+1) ，ＳＯ
(j) は、それぞれフリップフロップ回路ＦＦ(i) ，ＦＦ
(i+1) ，ＦＦ(j) の出力データである。ここで、フリッ
プフロップ回路ＦＦ(i) とＦＦ(i+1) は直接接続されて
いるので、ＳＯ(i) とＳＩ(i+1) は同一のデータにな
る。また、ＳＣＫ(i) ，ＳＣＫ(i+1)，ＳＣＫ(j) は、
それぞれフリップフロップ回路ＦＦ(i) ，ＦＦ(i+1) ，
ＦＦ(j) に与えられる動作クロックである。
【００１３】図２は図１の一相シフトレジスタ回路に用
いられるフリップフロップ回路を示すブロック図であ
り、図において、１は従来の技術と同等なフリップフロ
ップ回路、２はローイネーブル信号で動作し入力データ
を出力データとして送出するラッチ回路（第一のラッチ
回路）、３はラッチ回路２と逆論理のハイイネーブル信
号で動作しラッチ回路２からの入力データを出力データ
として送出するラッチ回路（第二のラッチ回路）であ
る。４はラッチ回路２と同一論理のローイネーブル信号
で動作しラッチ回路３からの入力データを出力データと
して送出するラッチ回路（第三のラッチ回路）である。
５はこの発明の一相シフトレジスタ回路に用いられるフ
リップフロップ回路である。Ａはフリップフロップ回路
５の入力部のノードであり、またラッチ回路２の入力部
のノードである。Ｂはラッチ回路２の出力部のノードで
あり、またラッチ回路３の入力部のノードである。Ｃは
ラッチ回路３の出力部のノードであり、またラッチ回路
４の入力部のノードである。Ｄはラッチ回路４の出力部
のノードであり、このフリップフロップ回路５の出力部
のノードである。ＳＣＫはこのフリップフロップ回路５
の動作クロックである。
いられるフリップフロップ回路を示すブロック図であ
り、図において、１は従来の技術と同等なフリップフロ
ップ回路、２はローイネーブル信号で動作し入力データ
を出力データとして送出するラッチ回路（第一のラッチ
回路）、３はラッチ回路２と逆論理のハイイネーブル信
号で動作しラッチ回路２からの入力データを出力データ
として送出するラッチ回路（第二のラッチ回路）であ
る。４はラッチ回路２と同一論理のローイネーブル信号
で動作しラッチ回路３からの入力データを出力データと
して送出するラッチ回路（第三のラッチ回路）である。
５はこの発明の一相シフトレジスタ回路に用いられるフ
リップフロップ回路である。Ａはフリップフロップ回路
５の入力部のノードであり、またラッチ回路２の入力部
のノードである。Ｂはラッチ回路２の出力部のノードで
あり、またラッチ回路３の入力部のノードである。Ｃは
ラッチ回路３の出力部のノードであり、またラッチ回路
４の入力部のノードである。Ｄはラッチ回路４の出力部
のノードであり、このフリップフロップ回路５の出力部
のノードである。ＳＣＫはこのフリップフロップ回路５
の動作クロックである。
【００１４】図３はフリップフロップ回路５の動作クロ
ックおよび内部波形を示すタイミングチャートである。
このように、ラッチ回路２は動作クロックＳＣＫのロー
イネーブル信号によりノードＡのデータを入力し、ノー
ドＢにデータを出力する。ラッチ回路３は動作クロック
ＳＣＫのハイイネーブル信号によりノードＢのデータを
入力し、ノードＣにデータを出力する。また、ラッチ回
路４は動作クロックＳＣＫのローイネーブル信号により
ノードＣのデータを入力し、ノードＤにデータを出力す
る。従って、このフリップフロップ回路５は動作クロッ
クＳＣＫの立下がりのタイミングでノードＡのデータを
入力し、一周期後の動作クロックＳＣＫの立下がりのタ
イミングでノードＤにデータを出力する。
ックおよび内部波形を示すタイミングチャートである。
このように、ラッチ回路２は動作クロックＳＣＫのロー
イネーブル信号によりノードＡのデータを入力し、ノー
ドＢにデータを出力する。ラッチ回路３は動作クロック
ＳＣＫのハイイネーブル信号によりノードＢのデータを
入力し、ノードＣにデータを出力する。また、ラッチ回
路４は動作クロックＳＣＫのローイネーブル信号により
ノードＣのデータを入力し、ノードＤにデータを出力す
る。従って、このフリップフロップ回路５は動作クロッ
クＳＣＫの立下がりのタイミングでノードＡのデータを
入力し、一周期後の動作クロックＳＣＫの立下がりのタ
イミングでノードＤにデータを出力する。
【００１５】図４は図１のシフトレジスタ回路の動作ク
ロックおよび内部波形を示すタイミングチャートであ
る。ｔ６、ｔ７はそれぞれ動作クロックＳＣＫ(i) ，Ｓ
ＣＫ(i+1) の立上がり時刻であり、ｔ８は動作クロック
ＳＣＫ(i) の立下がり時刻であり、ｔ９はデータＳＯ
(i) が変化する時刻である。また、ｋ〜ｎはデータであ
る。
ロックおよび内部波形を示すタイミングチャートであ
る。ｔ６、ｔ７はそれぞれ動作クロックＳＣＫ(i) ，Ｓ
ＣＫ(i+1) の立上がり時刻であり、ｔ８は動作クロック
ＳＣＫ(i) の立下がり時刻であり、ｔ９はデータＳＯ
(i) が変化する時刻である。また、ｋ〜ｎはデータであ
る。
【００１６】次に動作について説明する。一相クロック
動作のシフトレジスタ回路では、配線の容量および抵抗
のため動作クロックＳＣＫに遅延が発生する。例えば、
図４において、フリップフロップ回路ＦＦ(i) ，ＦＦ(i
+1) に入力される動作クロックＳＣＫ(i) ，ＳＣＫ(i+
1) の立上がり時刻は、それぞれ、ｔ６，ｔ７であり、
遅延が発生している。
動作のシフトレジスタ回路では、配線の容量および抵抗
のため動作クロックＳＣＫに遅延が発生する。例えば、
図４において、フリップフロップ回路ＦＦ(i) ，ＦＦ(i
+1) に入力される動作クロックＳＣＫ(i) ，ＳＣＫ(i+
1) の立上がり時刻は、それぞれ、ｔ６，ｔ７であり、
遅延が発生している。
【００１７】前述のように、動作クロックＳＣＫ(i+1)
の立上がり時刻ｔ７が、動作クロックＳＣＫ(i) の立下
がり時刻ｔ８によって出力されるデータＳＯ(i) の変化
の時刻ｔ９よりも早い場合、出力データを正常にシフト
し出力することができる。この実施例で用いられたフリ
ップフロップ回路ＦＦ(i) では、図４に示すように、動
作クロックＳＣＫ(i) の立上がり時刻ｔ６までデータを
入力し、立下がり時刻ｔ８でデータを出力する。すなわ
ち、データを出力する立下がり時刻ｔ８は、データ入力
の最終時刻であるＳＣＫ(i+1) の立上がり時刻ｔ７以後
に行われる。従って、次のフリップフロップ回路ＦＦ(i
+1) の動作クロックＳＣＫ(i+1) の立上がり時刻ｔ７
は、ｔ６〜ｔ８間であれば正常にシフトし出力すること
ができる。
の立上がり時刻ｔ７が、動作クロックＳＣＫ(i) の立下
がり時刻ｔ８によって出力されるデータＳＯ(i) の変化
の時刻ｔ９よりも早い場合、出力データを正常にシフト
し出力することができる。この実施例で用いられたフリ
ップフロップ回路ＦＦ(i) では、図４に示すように、動
作クロックＳＣＫ(i) の立上がり時刻ｔ６までデータを
入力し、立下がり時刻ｔ８でデータを出力する。すなわ
ち、データを出力する立下がり時刻ｔ８は、データ入力
の最終時刻であるＳＣＫ(i+1) の立上がり時刻ｔ７以後
に行われる。従って、次のフリップフロップ回路ＦＦ(i
+1) の動作クロックＳＣＫ(i+1) の立上がり時刻ｔ７
は、ｔ６〜ｔ８間であれば正常にシフトし出力すること
ができる。
【００１８】
【発明の効果】以上のように、この発明によれば第三の
ラッチ回路を設け、動作クロックの立下がりでデータ入
力し、一周期後の立下がりでデータ出力するように構成
したので、次段フリップフロップ回路へ出力されるデー
タが半周期遅れる。したがって、動作クロックの半周期
分のタイミングの余裕が得られ、動作クロックに遅延が
あってもシフト動作を確実にすることができる。
ラッチ回路を設け、動作クロックの立下がりでデータ入
力し、一周期後の立下がりでデータ出力するように構成
したので、次段フリップフロップ回路へ出力されるデー
タが半周期遅れる。したがって、動作クロックの半周期
分のタイミングの余裕が得られ、動作クロックに遅延が
あってもシフト動作を確実にすることができる。
【図１】この発明の一実施例による一相シフトレジスタ
回路を示すブロック図である。
回路を示すブロック図である。
【図２】図１の一相シフトレジスタ回路に用いられるフ
リップフロップ回路を示すブロック図である。
リップフロップ回路を示すブロック図である。
【図３】図２のフリップフロップ回路の動作クロックお
よび内部波形を示すタイミングチャートである。
よび内部波形を示すタイミングチャートである。
【図４】図１のシフトレジスタ回路の動作クロックおよ
び内部波形を示すタイミングチャートである。
び内部波形を示すタイミングチャートである。
【図５】従来の一相シフトレジスタ回路に用いられるフ
リップフロップ回路を示すブロック図である。
リップフロップ回路を示すブロック図である。
【図６】図５のフリップフロップ回路の動作クロックお
よび内部波形を示すタイミングチャートである。
よび内部波形を示すタイミングチャートである。
【図７】従来の一相シフトレジスタ回路を示すブロック
図である。
図である。
【図８】図７のシフトレジスタ回路の動作クロックおよ
び内部波形を示すタイミングチャートである。
び内部波形を示すタイミングチャートである。
２ ラッチ回路（第一のラッチ回路） ３ ラッチ回路（第二のラッチ回路） ４ ラッチ回路（第三のラッチ回路） ５ フリップフロップ回路
Claims (1)
- 【請求項１】 フリップフロップ回路を複数個直列に接
続したシフトレジスタ回路において、上記フリップフロ
ップ回路に、イネーブル信号で動作し出力データを送出
する第一のラッチ回路と、第一のラッチ回路と逆論理の
イネーブル信号で動作しその第一のラッチ回路からの入
力データを出力データとして送出する第二のラッチ回路
と、第一のラッチ回路と同一論理のイネーブル信号で動
作し第二のラッチ回路からの入力データを出力データと
して送出する第三のラッチ回路とを備えたことを特徴と
するシフトレジスタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4187458A JPH065090A (ja) | 1992-06-23 | 1992-06-23 | シフトレジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4187458A JPH065090A (ja) | 1992-06-23 | 1992-06-23 | シフトレジスタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH065090A true JPH065090A (ja) | 1994-01-14 |
Family
ID=16206434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4187458A Pending JPH065090A (ja) | 1992-06-23 | 1992-06-23 | シフトレジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065090A (ja) |
-
1992
- 1992-06-23 JP JP4187458A patent/JPH065090A/ja active Pending
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