JPH0669042B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0669042B2 JPH0669042B2 JP59091271A JP9127184A JPH0669042B2 JP H0669042 B2 JPH0669042 B2 JP H0669042B2 JP 59091271 A JP59091271 A JP 59091271A JP 9127184 A JP9127184 A JP 9127184A JP H0669042 B2 JPH0669042 B2 JP H0669042B2
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- JP
- Japan
- Prior art keywords
- groove
- semiconductor
- film
- semiconductor substrate
- silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/34—Bipolar devices
- H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
Landscapes
- Bipolar Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 本発明は、半導体装置、特に高密度集積回路装置に関す
る。
る。
従来半導体装置は、特に半導体集積回路装置に於ては、
素子間或は電極間の絶縁分離のために半導体基板又は、
その表面上の被着膜に溝を設けた装置が知られている。
これらの装置では、前記溝形成後に被着する各種膜の被
覆性が悪くなるため、前記溝を埋め込んだ改良性の半導
体装置も考案されている。
素子間或は電極間の絶縁分離のために半導体基板又は、
その表面上の被着膜に溝を設けた装置が知られている。
これらの装置では、前記溝形成後に被着する各種膜の被
覆性が悪くなるため、前記溝を埋め込んだ改良性の半導
体装置も考案されている。
第１図には、この従来の改良型の半導体装置の例を示し
ている。
ている。
この装置では、例えば単結晶半導体101の溝103を半導体
材料104で埋め込む。しかしながら電気絶縁膜102の上の
この半導体材料104を回路素子、例えば抵抗体として他
の素子と接続する場合、新たに電極を形成する必要があ
る。また溝103内にのみ埋め込み材料104を残存させ、そ
の他の領域の埋め込み材料を完全に除去することは極め
て困難である。
材料104で埋め込む。しかしながら電気絶縁膜102の上の
この半導体材料104を回路素子、例えば抵抗体として他
の素子と接続する場合、新たに電極を形成する必要があ
る。また溝103内にのみ埋め込み材料104を残存させ、そ
の他の領域の埋め込み材料を完全に除去することは極め
て困難である。
もう一つの従来装置の例を第２図A,Bに示す。この装置
は、半導体基板201上の半導体被着膜202に溝204を設
け、その上に電気絶縁膜203を設け、さらに多結晶半導
体205、電気絶縁膜206を介して金属電極配線207を設け
たものである。この場合、金属電極配線207は溝204の部
分で切断される等の故障が発生し易い。
は、半導体基板201上の半導体被着膜202に溝204を設
け、その上に電気絶縁膜203を設け、さらに多結晶半導
体205、電気絶縁膜206を介して金属電極配線207を設け
たものである。この場合、金属電極配線207は溝204の部
分で切断される等の故障が発生し易い。
本発明は上記従来法の欠点に鑑みなされたもので、半導
体基板表面の溝が実質的に平坦化され、同時に電極領域
をも設けることができるため高密度集積回路装置に特に
適している。
体基板表面の溝が実質的に平坦化され、同時に電極領域
をも設けることができるため高密度集積回路装置に特に
適している。
本発明によれば、半導体基板、或は、半導体基板上の被
着膜に内面を電気絶縁膜で被覆した溝を設けた後、前記
溝を含む前記半導体基板表面に前記溝が実質的に埋まる
まで前記半導体基板と同一材料の薄膜を被着する。該薄
膜を所望のパターンに選択蝕刻又は選択酸化して、所望
の半導体装置を得る。
着膜に内面を電気絶縁膜で被覆した溝を設けた後、前記
溝を含む前記半導体基板表面に前記溝が実質的に埋まる
まで前記半導体基板と同一材料の薄膜を被着する。該薄
膜を所望のパターンに選択蝕刻又は選択酸化して、所望
の半導体装置を得る。
或は、前記薄膜が前記溝及び前記溝を除く前記半導体基
板表面に残存する程度に前記薄膜を一様に蝕刻処理すれ
ば更に優れた半導体装置が得られる。
板表面に残存する程度に前記薄膜を一様に蝕刻処理すれ
ば更に優れた半導体装置が得られる。
次に、本発明をより良く理解するため実施例を用いて説
明する。説明を簡単にするため半導体材料としてシリコ
ンを用いる。
明する。説明を簡単にするため半導体材料としてシリコ
ンを用いる。
第３図A:通常のエピタキシャル成長，選択酸化，不純物
添加，選択蝕刻等を用いて、シリコン基板301にフィー
ルドシリコン酸化膜304に隣接してベース領域303が形成
されている。このシリコン基板301上の多結晶シリコン3
05は溝307の内面及びベース電極305bの表面にシリコン
酸化膜306が被着されており、多結晶シリコン305は、溝
307により第１のエミッタ電極305aとベース電極305bと
に分離されている。
添加，選択蝕刻等を用いて、シリコン基板301にフィー
ルドシリコン酸化膜304に隣接してベース領域303が形成
されている。このシリコン基板301上の多結晶シリコン3
05は溝307の内面及びベース電極305bの表面にシリコン
酸化膜306が被着されており、多結晶シリコン305は、溝
307により第１のエミッタ電極305aとベース電極305bと
に分離されている。
第３図B:次に多結晶シリコン308を前記シリコン基板301
上に被着する。被着膜厚は前記溝307が実質的に埋まる
膜厚以上あれば良く、例えば、前記溝307の幅が1.0μの
場合には多結晶シリコン308の膜厚は0.5μ以上あれば良
い。
上に被着する。被着膜厚は前記溝307が実質的に埋まる
膜厚以上あれば良く、例えば、前記溝307の幅が1.0μの
場合には多結晶シリコン308の膜厚は0.5μ以上あれば良
い。
第３図C:次に前記多結晶シリコン308を一様に蝕刻す
る。この蝕刻処理は、前記溝307と、それ以外の前記シ
リコン基板307上の表面に前記多結晶シリコン308が残存
するような条件で行なう。該蝕刻処理によって、溝307
での多結晶シリコン308の表面は丸味を帯びより好適な
形状となる。
る。この蝕刻処理は、前記溝307と、それ以外の前記シ
リコン基板307上の表面に前記多結晶シリコン308が残存
するような条件で行なう。該蝕刻処理によって、溝307
での多結晶シリコン308の表面は丸味を帯びより好適な
形状となる。
第３図D:次に多結晶シリコン308及び305aを通してエミ
ッタ不純物を添加してエミッタ領域309を形成した後、
多結晶シリコン308を選択蝕刻する。
ッタ不純物を添加してエミッタ領域309を形成した後、
多結晶シリコン308を選択蝕刻する。
第３図E:通常の気相成長、蒸着及び選択蝕刻を用いてア
ルミニウムの電極配線311を形成する。ここで311aがエ
ミッタ電極配線、311bがベース電極配線、310がシリコ
ン酸化膜である。この半導体装置では溝307部分でも実
質的に表面は平坦化され金属その他の薄膜の被覆性は格
段に改善され、かつ段によるパターンの歪がなくそのた
め所望のパターンが容易に可能となり、微細な配線が得
られる。加えて、溝埋め込みに用いた半導体薄膜を回路
素子として用いることによって高密度化も可能である。
ルミニウムの電極配線311を形成する。ここで311aがエ
ミッタ電極配線、311bがベース電極配線、310がシリコ
ン酸化膜である。この半導体装置では溝307部分でも実
質的に表面は平坦化され金属その他の薄膜の被覆性は格
段に改善され、かつ段によるパターンの歪がなくそのた
め所望のパターンが容易に可能となり、微細な配線が得
られる。加えて、溝埋め込みに用いた半導体薄膜を回路
素子として用いることによって高密度化も可能である。
次にもう一つの実施例を示す。
第４図A:シリコン基板401にＶ型溝402を形成した後、前
記シリコン基板表面にシリコン窒化膜403を被着する。
このシリコン窒化膜の代りにシリコン酸化膜とシリコン
窒化膜の２層膜或はシリコン酸化膜を用いることもでき
る。
記シリコン基板表面にシリコン窒化膜403を被着する。
このシリコン窒化膜の代りにシリコン酸化膜とシリコン
窒化膜の２層膜或はシリコン酸化膜を用いることもでき
る。
第４図B:次に、シリコン窒化膜403表面に多結晶シリコ
ン404を被着して、溝402を埋める。この時の多結晶シリ
コン404の溝402部分での表面は、完全に平坦化している
方が好ましいが、完全に平坦化していなくても良い。
ン404を被着して、溝402を埋める。この時の多結晶シリ
コン404の溝402部分での表面は、完全に平坦化している
方が好ましいが、完全に平坦化していなくても良い。
第４図C:次にシリコン窒化膜403が露出しない程度に前
記多結晶シリコン404を蝕刻する。
記多結晶シリコン404を蝕刻する。
この蝕刻処理によって溝402部分の多結晶シリコン404の
表面は緩らかになり、かつ、溝402部分を除く領域の多
結晶シリコン404の膜厚は実用上好ましい膜厚になる。
表面は緩らかになり、かつ、溝402部分を除く領域の多
結晶シリコン404の膜厚は実用上好ましい膜厚になる。
その後残存薄膜部を完全に酸化膜に変換してしまうこと
もできる。又は、残存薄膜を選択的に除去するが、或は
酸化してパターン形成し、抵抗，ダイオード，トランジ
スタ，容量等の回路素子又は、これらの素子を含む電極
として使用することもできる。
もできる。又は、残存薄膜を選択的に除去するが、或は
酸化してパターン形成し、抵抗，ダイオード，トランジ
スタ，容量等の回路素子又は、これらの素子を含む電極
として使用することもできる。
この時前記多結晶シリコン404の表面は極めて緩らかな
ため各種被着膜の被覆性が改善され各種薄膜の切断によ
る不良をなくすことができる。更に段部でのパターン形
成不良がなくなり、高性能の半導体装置が得られる。
ため各種被着膜の被覆性が改善され各種薄膜の切断によ
る不良をなくすことができる。更に段部でのパターン形
成不良がなくなり、高性能の半導体装置が得られる。
以上本発明を実施例を用いて説明したが、本発明の本質
的部分は半導体基板表面の溝を半導体基板と同一材料で
埋め込み、しかも溝以外の半導体基板表面にも残存せる
埋め込み材料薄膜を素子の一領域として有効に使用する
ことである。
的部分は半導体基板表面の溝を半導体基板と同一材料で
埋め込み、しかも溝以外の半導体基板表面にも残存せる
埋め込み材料薄膜を素子の一領域として有効に使用する
ことである。
本発明の効果は高性能，高密度の半導体装置が得られる
ことである。
ことである。
第１図および第２図A,Bは従来の半導体装置の断面図で
ある。第３図Ａ〜E,第４図Ａ〜Ｃは本発明の実施例を示
す各製造工程での断面図である。 図に於て、101,201……単結晶半導体、102,203,206……
電気絶縁膜、104,202,205……多結晶半導体、207……金
属電極配線、301,401……単結晶シリコン、304,306,310
……シリコン酸化膜、305,308,404……多結晶シリコ
ン、311……アルミニウムである。
ある。第３図Ａ〜E,第４図Ａ〜Ｃは本発明の実施例を示
す各製造工程での断面図である。 図に於て、101,201……単結晶半導体、102,203,206……
電気絶縁膜、104,202,205……多結晶半導体、207……金
属電極配線、301,401……単結晶シリコン、304,306,310
……シリコン酸化膜、305,308,404……多結晶シリコ
ン、311……アルミニウムである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 青村 國男 東京都港区芝５丁目33番１号 日本電気株 式会社内 (72)発明者 酒井 徹志 神奈川県厚木市小野1839番地 日本電信電 話公社厚木電気通信研究所内 (56)参考文献 特開 昭57−75452（ＪＰ，Ａ) 特開 昭58−212161（ＪＰ，Ａ)
Claims (2)
- 【請求項１】内面に電気絶縁膜を有する溝を設けた半導
体基板と、前記溝を実質的に埋め込んだ前記半導体基板
と同一材料の被着膜とを有する半導体装置に於て、前記
被着膜は前記溝を完全に埋め込みかつ前記溝以外の前記
半導体基板表面上に前記溝から延在して前記半導体基板
内に設けた不純物領域に接続された領域を有することを
特徴とする半導体装置。 - 【請求項２】前記半導体基板は単結晶半導体およびその
表面上に被着した多結晶半導体とからなることを特徴と
する特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59091271A JPH0669042B2 (ja) | 1984-05-08 | 1984-05-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59091271A JPH0669042B2 (ja) | 1984-05-08 | 1984-05-08 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60235462A JPS60235462A (ja) | 1985-11-22 |
| JPH0669042B2 true JPH0669042B2 (ja) | 1994-08-31 |
Family
ID=14021779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59091271A Expired - Lifetime JPH0669042B2 (ja) | 1984-05-08 | 1984-05-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0669042B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5775452A (en) * | 1980-10-28 | 1982-05-12 | Toshiba Corp | Mos capacitor in semiconductor integrated circuit and manufacture thereof |
| JPH0612804B2 (ja) * | 1982-06-02 | 1994-02-16 | 株式会社東芝 | 半導体記憶装置 |
-
1984
- 1984-05-08 JP JP59091271A patent/JPH0669042B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60235462A (ja) | 1985-11-22 |
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