JPH0669092B2 - ゲ−トタ−ンオフサイリスタの製造方法 - Google Patents

Description

【発明の詳細な説明】 【発明の属する技術分野】

本発明はゲートターンオフサイリスタ（以下GTOサイリ
スタと略す）の製造方法に関する。

【従来技術とその問題点】

一例として第２図に一般的なGTOサイリスタの部分断面
図を示し、これに従って説明する。PNPN四層構造を有す
るGTOサイリスタ素体１は、例えばＮ型のシリコン基板
に不純物を添加して形成したものであり、Ｐ型エミッタ
層11,N型ベース層12,P型ベース層13,N型エミッタ層14か
らなり、ろう材２を介して支持板３と接合されている。
支持板３と反対側の主面は、酸を用いたエッチング等で
Ｎ型エミッタ層14を貫通しＰ型ベース層13に達する凹部
６を網目状に形成することにより複数のセグメントに分
割されている。凹部６内に露出したＰ型ベース層13上に
はゲート電極膜42が設けられており、前記セグメントの
Ｎ型エミッタ層14上にはカソード電極膜41が設けられて
いる。酸化膜５はシリコン素体１の表面に露出するＮ型
エミッタ層14とＰ型ベース層13の間のPN接合の保護の役
目を果たすものである。 このような構造からなるGTOサイリスタの特徴は、通電
時に支持板３からカソード電極膜41に向かって流れてい
る電流を、カソード電極膜41に対して負の電圧をゲート
電極膜42に印加することによって、ゲート電極膜42へ導
出して遮断する点である。この電流遮断能力は主として
ゲート電極膜42直下からセグメントのＮ型エミッタ層14
中央直下へ到る電流通路におけるＰ型ベース層13の電気
抵抗であるゲートインピーダンス15の大きさに依存し、
ゲートインピーダンス15の小さなGTOサイリスタ程電流
遮断能力が大きい。 次にこのGTOサイリスタ素体１の製造方法の例を第３図
および第４図に従って説明する。第３図に示した例では
Ｎ型のシリコン基板に、例えばほう素をイオン打込み法
により添加し、熱拡散によりＰ型ベース層13および図示
しないＰ型エミッタ層11を形成、添加されない領域がＮ
型ベース層12となる（第３図（ａ））。次にこのシリコ
ン基板上面から、例えばりんをイオン打込み法により添
加し、熱拡散によってＮ型エミッタ層14を形成する（第
３図（ｂ））。さらに酸化膜を形成しフォトエッチング
法にて凹部加工用の酸化膜マスク51を作る（第３図
（ｃ））。そして、例えば弗酸と硝酸の混合液により凹
部６の加工（以下ゲートエッチングダウンと呼ぶ）を行
う（第３図（ｄ））。次いで酸化膜マスク51を除去した
後、酸化とフォトエッチングによってPN接合保護用の第
二酸化膜マスク５を形成する（第３図（ｅ））。このあ
と、Al蒸着とフォトエッチングによりゲート電極膜42と
カソード電極膜41を設ける（第３図（ｆ））。以上のよ
うな製造工程によって得られる素体１から作られるGTO
サイリスタを、以下第一のタイプのGTOサイリスタと呼
ぶ。そして、第４図に示したような製造工程を用いて作
られるGTOサイリスタを以下第二のタイプのGTOサイリス
タと呼ぶことにする。第二のタイプは、第３図（ａ）〜
（ｄ）で示した第一のタイプの製造工程と同じ工程のの
ち、酸化膜マスク51を除去し、酸化とフォトエッチング
によって第二酸化膜マスク52を設ける（第３図
（ａ））。次に、例えばほう素のイオン打込みと熱拡散
によってゲートコンタクトＰ層16を形成する（第４図
（ｂ））。さらに、フォトエッチングによってカソード
電極膜用のコンタクトホール40を設け（第４図
（ｃ））、Al蒸着とフォトエッチングによりゲート電極
膜42とカソード電極膜41を形成する（第４図（ｄ））。 以上の二つのタイプのGTOサイリスタのうち、第一のタ
イプは、工程数が少なく済み低コストで製造できるとい
う利点があるが、ゲートエッチングダウンによりＰ型ベ
ース層13の高濃度（低電気抵抗）部が除去されてしまう
ためにゲートイオンが高く電流遮断能力が低いという欠
点があった。また第二のタイプのGTOサイリスタは、ゲ
ートＰ層16の存在のためにゲートインピーダンスが低
く、電流遮断能力を高くできるが、工程数が多いために
コスト高となり、しかも第二酸化膜マスク52のずれによ
ってゲートインピーダンスのばらつきが生ずるために、
十分な電流遮断能力が得にくいという問題があった。さ
らに両タイプに共通して、酸化膜マスク51にピンホール
が存在した場合、そのマスク下のセグメントにおいてカ
ソード電極膜41とＰ型ベース層13の短絡が生じて不良セ
グメントとなってしまい、歩留りが低下するという問題
があった。

【発明の目的】

本発明の目的は、ゲートインピーダンスが低く、かつそ
のばらつきが少なくて電流遮断能力の極めて高いGTOサ
イリスタを、低コストでしかも高歩留りで供給できるGT
Oサイリスタの製造方法を提供することである。

【発明の要点】

本発明は、第一導電形のベース層の一面側に第二導電形
のベース層、第一導電形のエミッタ層、他面側に第二導
電形のエミッタ層を有し、前記一面から第二導電形のベ
ース層に達する凹部が形成され、前記第二導電形のベー
ス層と第一導電形のエミッタ層の間の接合の露出部が絶
縁膜で覆われているGTOサイリスタの製造に際し、予め
前記一面上に後工程の第一導電形のエミッタ層の形成に
よって形成される接合の露出部を覆う部分に絶縁膜を被
着したのち、その絶縁膜をマスクの周縁部として用いて
エッチングにより凹部を形成し、さらに一面からの不純
物導入により第二導電形のベース層を形成したのち、前
記絶縁膜をマスクとして凹部に囲まれたセグメント部に
不純物を導入して第一導電形のエミッタ層を形成するも
のである。この結果、一面側でのゲートエッチングダウ
ン，不純物導入がいずれもPN接合保護膜として用いられ
る絶縁膜をマスクとしてのセルフアラインメントで行わ
れて工程数を減らすことができ、また第二導電形ベース
層への不純物導入がゲートエッチングダウン後、形成さ
れた凹部底面全面に行われることにより、ゲートインピ
ーダンスを大きく低下させ、ゲートインピーダンスの偏
りをなくすことができ、さらにマスクのピンホールによ
る短絡発生もないので、上述の目的が達成される。

【発明の実施例】

以下第２〜第４図と共通の部分に同一の符号を付した第
１図を引用して本発明の一実施例について説明する。 第１図（ａ）はＮ型シリコン基板10表面に熱酸化したの
ち、フォトエッチングにより酸化膜マスク５を形成した
状態を表す。そして、さらに感光性のポリイミドを塗布
しフォトエッチングによってポリイミドマスク７を設
け、前記酸化膜５とポリイミドマスク７をマスクとし
て、例えば弗酸，硝酸の混合液によりシリコン基板10を
ゲートエッチングダウンして凹部６を形成した状態を示
すのが第１図（ｂ）である。このとき、ポリイミドマス
ク７を形成する上での位置ずれの許容誤差は、酸化膜マ
スク５の幅が数十μｍあるので十分大きく、また凹部６
は単に第１図（ｆ）に示すゲート電極面とカソード電極
面との間に段差を付けるだけの役目を果たせばよいの
で、第３図，第４図に示したGTOサイリスタの場合に較
べて深さの許容誤差が極めて大きくなり、製造歩留りが
大きく向上される。また、酸化膜マスク５やポリイミド
マスク７にピンホールが存在したためにその直下のシリ
コン基板10にエッチング孔が生じたとしても、この後に
Ｐ型ベース層13の形成とＮ型エミッタ層14の形成が行わ
れるので、このエッチング孔に基づくＰ型ベース層とカ
ソード電極膜の短絡が生じないことも製造歩留りを大き
く向上させる。次に第１図（ｂ）のポリイミドマスク７
を剥離し、酸化膜５をマスクとして、例えばほう素のイ
オン打込み熱拡散によって第１図（ｃ）に示すようにＰ
型ベース層13を形成する。この場合、凹部６に露出した
Ｐベース層13表面近傍は極めて高濃度となるので、前記
第一のタイプのGTOサイリスタの場合と較べてほぼ同工
程数ではるかに低いゲートインピーダンスを得ることが
でき、また前記第二のタイプのGTOサイリスタの場合と
比較してはるかに少ない工程数でより低いゲートインピ
ーダンスが得られるとともに、第４図（ｂ）に示した第
二酸化膜５のずれによるゲートコンタクト層16の位置ず
れに起因するゲートインピーダンスの偏りやばらつきを
完全に防ぐことができる。次に、第１図（ｃ）のシリコ
ン基板10にフォトレジストを塗布し、フォトエッチング
によりレジストマスク８を形成した後、酸化膜マスク５
とレジストマスク８をマスクとして例えばりんイオン９
の打込みを行なう（第１図（ｄ））。そして、レジスト
マスク８を剥離した後、熱拡散によってＮ型エミッタ層
14を形成した状態を第１図（ｅ）に示す。この手法によ
れば、凹部６およびＮ型エミッタ層14がいずれも酸化膜
５をマスクとして形成されるので、凹部６あるいはそれ
に囲まれたセグメント部とエミッタ層14の相対位置が常
に対称かつ均一のものとなるので、ゲートインピーダン
スの偏りやばらつきを防ぐことができ、しかも酸化膜付
けの工程が省略される。最後に第１図（ｅ）のシリコン
基板10にAl蒸着とフォトエッチングによってゲート電極
膜42とカソード電極膜41を同時に形成した状態を第４図
（ｆ）に示す。本工程では、第１図（ａ）〜（ｆ）にお
いてマスクとして用いてきた酸化膜５をそのままＮ型エ
ミッタ層14とＰ型ベース層13の境界のPN接合の表面保護
膜として利用することによって工程数を減らしている。 以上の説明では触れていないが、Ｎ型ベース層12のＰ型
ベース層13と反対の側に設けられるＰ型エミッタ層11
は、第１図（ｃ）におけるＰ型ベース層13の生成工程を
同時に、反対面からのほう素イオン打込みによって形成
してもよく、またそれより前に別工程で不純物拡散法に
よって形成してもよい。なお、上述のＰ型ベース層にゲ
ート電極が設けられるGTOサイリスタと同様に、Ｎ型ベ
ース層にゲート電極が設けられるGTOサイリスタについ
ても実施できることはいうまでもない。

【発明の効果】

本発明によれば、GTOサイリスタのゲート電極が被着す
るベース層をゲートエッチングダウン後に形成したの
で、ゲートエッチングダウン時のマスクにピンホールが
あってもセグメント部の短絡不良が発生せず、ゲートエ
ッチングダウンの深さの許容誤差が大きくなって製造歩
留りが向上し、またゲートインピーダンスの低下が得ら
れる。その上、ゲートエッチングダウン，ゲート電極が
被着するベース層，その上のエミッタ層の形成をセルフ
アラインメントで行うことにより、工程数の削減，ゲー
トインピーダンスの偏りやばらつきの防止ができ、さら
にその際用いる酸化膜マスクがそのままベース，エミッ
タ層間のPN接合保護膜として利用されるので、その面で
も工程数が削減され、歩留り向上および工程数減少によ
る低コスト化と電流遮断能力の向上が達せられ、得られ
る効果は極めて大きい。

【図面の簡単な説明】

第１図は本発明の一実施例のGTOサイリスタの製造工程
を示す要部断面図、第２図は一般的なGTOサイリスタの
構造の要部断面図、第３図，第４図はそれぞれ従来のGT
Oサイリスタの製造工程の例を示す要部断面図である。 1:GTOサイリスタ素体、10:N型シリコン基板、12:N型ベ
ース層、13:P型ベース層、14:N型エミッタ層、41:カソ
ード電極、42:ゲート電極、5:酸化膜、6:凹部、7:ポリ
イミドマスク、8:レジストマスク、9:りんイオン。

Claims (1)

【特許請求の範囲】
1. 【請求項１】第一導電形のベース層の一面側に第二導電
   形のベース層、第一導電形のエミッタ層、他面側に第二
   導電形のエミッタ層を有し、前記第一面から第二導電形
   のベース層に達する凹部が形成され、前記第二導電形の
   ベース層と第一導電形のエミッタ層の間の接合の露出部
   が絶縁膜で覆われているものの製造に際し、予め前記一
   面上に後工程の第一導電形のエミッタ層の形成によって
   形成される接合の露出部を覆う部分に絶縁膜を被着した
   のち、該絶縁膜をマスクの周縁部として用いてエッチン
   グにより凹部を形成し、さらに前記一面からの不純物導
   入により第二導電形のベース層を形成したのち、前記絶
   縁膜をマスクとして前記凹部に囲まれたセグメント部に
   不純物を導入して、第一導電形のエミッタ層を形成する
   ことを特徴とするゲートターンオフサイリスタの製造方
   法。