JPH07211786A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH07211786A JPH07211786A JP6002184A JP218494A JPH07211786A JP H07211786 A JPH07211786 A JP H07211786A JP 6002184 A JP6002184 A JP 6002184A JP 218494 A JP218494 A JP 218494A JP H07211786 A JPH07211786 A JP H07211786A
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- transistor
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【目的】 パターンサイズを大きくすることなく、電流
駆動能力を高める半導体装置とその製造方法を得る。 【構成】 基板１上に形成された第１のＭＯＳトランジ
スタ上に第２のＭＯＳトランジスタのゲート酸化膜７を
形成し、第１のＭＯＳトランジスタのソース６及びドレ
イン５部に位置する上記ゲート酸化膜７を開孔し、その
上に第２のＭＯＳトランジスタの基板を形成した後、第
２のＭＯＳトランジスタの基板上に上記第１のＭＯＳト
ランジスタのソース６及びドレイン５につながる第２の
ＭＯＳトランジスタのソース９及びドレイン８を形成す
ることにより、第１のＭＯＳトランジスタの上にそのゲ
ート電極３を共通にした第２のＭＯＳトランジスタを形
成することにより、パターンサイズを大きくすることな
く、電流駆動能力を上げる。
駆動能力を高める半導体装置とその製造方法を得る。 【構成】 基板１上に形成された第１のＭＯＳトランジ
スタ上に第２のＭＯＳトランジスタのゲート酸化膜７を
形成し、第１のＭＯＳトランジスタのソース６及びドレ
イン５部に位置する上記ゲート酸化膜７を開孔し、その
上に第２のＭＯＳトランジスタの基板を形成した後、第
２のＭＯＳトランジスタの基板上に上記第１のＭＯＳト
ランジスタのソース６及びドレイン５につながる第２の
ＭＯＳトランジスタのソース９及びドレイン８を形成す
ることにより、第１のＭＯＳトランジスタの上にそのゲ
ート電極３を共通にした第２のＭＯＳトランジスタを形
成することにより、パターンサイズを大きくすることな
く、電流駆動能力を上げる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置とその製
造方法に関し、特に、電流駆動能力を高めるためのＭＯ
Ｓトランジスタの構造とその製造方法に関するものであ
る。
造方法に関し、特に、電流駆動能力を高めるためのＭＯ
Ｓトランジスタの構造とその製造方法に関するものであ
る。
【０００２】
【従来の技術】図５（ａ）と（ｂ）は従来のＭＯＳトラ
ンジスタを示す平面図と断面図である。図において、１
は基板、２はゲート酸化膜、３はゲート電極、４はサイ
ドウォール、５はドレイン、６はソース、１３はチャネ
ル領域である。図６と図７はその製造フローを示す。
ンジスタを示す平面図と断面図である。図において、１
は基板、２はゲート酸化膜、３はゲート電極、４はサイ
ドウォール、５はドレイン、６はソース、１３はチャネ
ル領域である。図６と図７はその製造フローを示す。
【０００３】ＭＯＳトランジスタ（以下、単にＭＯＳト
ランジスタをトランジスタとも称す）の動作としては、
ゲート電極３に電圧を加えて行き、その印加電圧がしき
い値電圧Ｖthを超えると、ソース６−ドレイン５間に電
流が流れる。このソースドレイン電流を多く流すために
は、チャネル幅Ｗを大きくする必要がある。
ランジスタをトランジスタとも称す）の動作としては、
ゲート電極３に電圧を加えて行き、その印加電圧がしき
い値電圧Ｖthを超えると、ソース６−ドレイン５間に電
流が流れる。このソースドレイン電流を多く流すために
は、チャネル幅Ｗを大きくする必要がある。
【０００４】以下、例えば、ＮチャネルＭＯＳトランジ
スタの製造方法について図６及び図７を参照して説明す
る。まず、Ｐ型基板１上にトランジスタのしきい値電圧
ＶthをコントロールするためのボロンＢのイオン注入を
行う（図６（ａ）参照）。その後、ゲート酸化膜２とゲ
ート電極３となるポリシリコンを形成し、レジスト１１
をマスクにしてゲート電極３のパターニングを行う（図
６（ｂ）参照）。
スタの製造方法について図６及び図７を参照して説明す
る。まず、Ｐ型基板１上にトランジスタのしきい値電圧
ＶthをコントロールするためのボロンＢのイオン注入を
行う（図６（ａ）参照）。その後、ゲート酸化膜２とゲ
ート電極３となるポリシリコンを形成し、レジスト１１
をマスクにしてゲート電極３のパターニングを行う（図
６（ｂ）参照）。
【０００５】次に、ＬＤＤ（Lightly Doped Drain） 構
造のトランジスタを形成するためのＮ- 層を形成するリ
ンＰのイオン注入を行う（図６（ｃ）参照）。リンのイ
オン注入後、サイドウォール４を形成するための酸化膜
を形成し（図７（ｄ）参照）、次に、該酸化膜の異方性
エッチングを行ってサイドウォール４を形成した後、Ｎ
+ 層のソース６とドレイン５を形成するためにヒ素Ａｓ
のイオン注入を行う（図７（ｅ）参照）。その後、熱処
理を行い、注入したリンＰ、ヒ素Ａｓの活性化を行い、
ＮチャネルＭＯＳトランジスタが形成される（図７
（ｆ）参照）。このとき、ドレイン５とソース６のｎ-
層が熱拡散によりゲート電極３の下へも拡散する。
造のトランジスタを形成するためのＮ- 層を形成するリ
ンＰのイオン注入を行う（図６（ｃ）参照）。リンのイ
オン注入後、サイドウォール４を形成するための酸化膜
を形成し（図７（ｄ）参照）、次に、該酸化膜の異方性
エッチングを行ってサイドウォール４を形成した後、Ｎ
+ 層のソース６とドレイン５を形成するためにヒ素Ａｓ
のイオン注入を行う（図７（ｅ）参照）。その後、熱処
理を行い、注入したリンＰ、ヒ素Ａｓの活性化を行い、
ＮチャネルＭＯＳトランジスタが形成される（図７
（ｆ）参照）。このとき、ドレイン５とソース６のｎ-
層が熱拡散によりゲート電極３の下へも拡散する。
【０００６】
【発明が解決しようとする課題】従来のＭＯＳトランジ
スタでは、電流を多く流すためには、図５（ａ）に示す
ように、トランジスタのチャネル幅Ｗを大きくする必要
がある（チャネル長さＬを小さくしても電流を多く流す
ことができるが、チャネル長さＬは、通常、小さくでき
ない寸法になっているため、チャネル幅Ｗを大きくす
る）。そのため、パターン面積が大きくなってしまい、
チップサイズも大きくなってしまうという問題点があ
る。
スタでは、電流を多く流すためには、図５（ａ）に示す
ように、トランジスタのチャネル幅Ｗを大きくする必要
がある（チャネル長さＬを小さくしても電流を多く流す
ことができるが、チャネル長さＬは、通常、小さくでき
ない寸法になっているため、チャネル幅Ｗを大きくす
る）。そのため、パターン面積が大きくなってしまい、
チップサイズも大きくなってしまうという問題点があ
る。
【０００７】この発明は上記のような問題点を解消する
ためになされたもので、パターン面積を大きくすること
なく電流を多く流すことのできるトランジスタを得るこ
とを目的としている。
ためになされたもので、パターン面積を大きくすること
なく電流を多く流すことのできるトランジスタを得るこ
とを目的としている。
【０００８】
【課題を解決するための手段】この発明の請求項１に係
る半導体装置は、基板上に形成された第１のＭＯＳトラ
ンジスタと、この第１のＭＯＳトランジスタ上に第１の
ＭＯＳトランジスタのゲート電極を共通にして形成され
た第２のＭＯＳトランジスタとを備えたものである。
る半導体装置は、基板上に形成された第１のＭＯＳトラ
ンジスタと、この第１のＭＯＳトランジスタ上に第１の
ＭＯＳトランジスタのゲート電極を共通にして形成され
た第２のＭＯＳトランジスタとを備えたものである。
【０００９】また、請求項２に係る半導体装置は、基板
上に形成された第１のＭＯＳトランジスタと、この第１
のＭＯＳトランジスタ上に第１のＭＯＳトランジスタの
ゲート電極を共通にすると共に、第１のＭＯＳトランジ
スタのドレインにドレインを接続し、かつ第１のＭＯＳ
トランジスタのソースにソースを接続して形成された第
２のＭＯＳトランジスタとを備えたものである。
上に形成された第１のＭＯＳトランジスタと、この第１
のＭＯＳトランジスタ上に第１のＭＯＳトランジスタの
ゲート電極を共通にすると共に、第１のＭＯＳトランジ
スタのドレインにドレインを接続し、かつ第１のＭＯＳ
トランジスタのソースにソースを接続して形成された第
２のＭＯＳトランジスタとを備えたものである。
【００１０】また、請求項３に係る半導体装置の製造方
法は、基板上に形成された第１のＭＯＳトランジスタ上
に第２のＭＯＳトランジスタのゲート酸化膜を形成し、
第１のＭＯＳトランジスタのソース及びドレイン部に位
置する上記ゲート酸化膜を開孔する工程と、その上に第
２のＭＯＳトランジスタの基板を形成する工程と、上記
第２のＭＯＳトランジスタの基板上に上記第１のＭＯＳ
トランジスタのソース及びドレインにつながる第２のＭ
ＯＳトランジスタのソース及びドレインを形成する工程
とを有するものである。
法は、基板上に形成された第１のＭＯＳトランジスタ上
に第２のＭＯＳトランジスタのゲート酸化膜を形成し、
第１のＭＯＳトランジスタのソース及びドレイン部に位
置する上記ゲート酸化膜を開孔する工程と、その上に第
２のＭＯＳトランジスタの基板を形成する工程と、上記
第２のＭＯＳトランジスタの基板上に上記第１のＭＯＳ
トランジスタのソース及びドレインにつながる第２のＭ
ＯＳトランジスタのソース及びドレインを形成する工程
とを有するものである。
【００１１】また、請求項４に係る半導体装置は、基板
上に形成された第１のＭＯＳトランジスタと、この第１
のＭＯＳトランジスタ上に第１のＭＯＳトランジスタの
ゲート電極を共通にすると共に、第１のＭＯＳトランジ
スタのドレインまたはソースのいずれか一方の電極に上
記第１のＭＯＳトランジスタとは異なるチャネルの同電
極を接続して形成された第２のＭＯＳトランジスタとを
備えたものである。
上に形成された第１のＭＯＳトランジスタと、この第１
のＭＯＳトランジスタ上に第１のＭＯＳトランジスタの
ゲート電極を共通にすると共に、第１のＭＯＳトランジ
スタのドレインまたはソースのいずれか一方の電極に上
記第１のＭＯＳトランジスタとは異なるチャネルの同電
極を接続して形成された第２のＭＯＳトランジスタとを
備えたものである。
【００１２】さらに、請求項５に係る半導体装置の製造
方法は、基板上に形成された第１のＭＯＳトランジスタ
上にゲート酸化膜を介して第２のＭＯＳトランジスタの
基板を形成する工程と、上記第１のＭＯＳトランジスタ
のソース及びドレイン部に位置する上記第２のＭＯＳト
ランジスタの基板上に上記第１のＭＯＳトランジスタと
は異なるチャネルのソース及びドレインを形成する工程
と、上記第１と第２のＭＯＳトランジスタのソース間ま
たはドレイン間のいずれかを接続する工程とを有するも
のである。
方法は、基板上に形成された第１のＭＯＳトランジスタ
上にゲート酸化膜を介して第２のＭＯＳトランジスタの
基板を形成する工程と、上記第１のＭＯＳトランジスタ
のソース及びドレイン部に位置する上記第２のＭＯＳト
ランジスタの基板上に上記第１のＭＯＳトランジスタと
は異なるチャネルのソース及びドレインを形成する工程
と、上記第１と第２のＭＯＳトランジスタのソース間ま
たはドレイン間のいずれかを接続する工程とを有するも
のである。
【００１３】
【作用】この発明の請求項１に係る半導体装置において
は、第１のＭＯＳトランジスタ上にそのゲート電極を共
通にして形成した第２のＭＯＳトランジスタを備えるこ
とにより、パターンサイズを大きくすることなく、電流
駆動能力を上げる。
は、第１のＭＯＳトランジスタ上にそのゲート電極を共
通にして形成した第２のＭＯＳトランジスタを備えるこ
とにより、パターンサイズを大きくすることなく、電流
駆動能力を上げる。
【００１４】また、請求項２に係る半導体装置において
は、第１のＭＯＳトランジスタ上にそのゲート電極を共
通にすると共に、第１のＭＯＳトランジスタのドレイン
にドレインを接続し、かつ第１のＭＯＳトランジスタの
ソースにソースを接続して形成した第２のＭＯＳトラン
ジスタとを備えることにより、第１と第２のＭＯＳトラ
ンジスタが同チャネルの場合に、パターンサイズを大き
くすることなく、電流駆動能力を上げる。
は、第１のＭＯＳトランジスタ上にそのゲート電極を共
通にすると共に、第１のＭＯＳトランジスタのドレイン
にドレインを接続し、かつ第１のＭＯＳトランジスタの
ソースにソースを接続して形成した第２のＭＯＳトラン
ジスタとを備えることにより、第１と第２のＭＯＳトラ
ンジスタが同チャネルの場合に、パターンサイズを大き
くすることなく、電流駆動能力を上げる。
【００１５】また、請求項３に係る半導体装置の製造方
法においては、基板上に形成された第１のＭＯＳトラン
ジスタ上に第２のＭＯＳトランジスタのゲート酸化膜を
形成し、第１のＭＯＳトランジスタのソース及びドレイ
ン部に位置する上記ゲート酸化膜を開孔し、その上に第
２のＭＯＳトランジスタの基板を形成した後、第２のＭ
ＯＳトランジスタの基板上に上記第１のＭＯＳトランジ
スタのソース及びドレインにつながる第２のＭＯＳトラ
ンジスタのソース及びドレインを形成することにより、
第１のＭＯＳトランジスタの上にそのゲート電極を共通
にして第２のＭＯＳトランジスタを形成することがで
き、パターンサイズを大きくすることなく、電流駆動能
力を上げる。
法においては、基板上に形成された第１のＭＯＳトラン
ジスタ上に第２のＭＯＳトランジスタのゲート酸化膜を
形成し、第１のＭＯＳトランジスタのソース及びドレイ
ン部に位置する上記ゲート酸化膜を開孔し、その上に第
２のＭＯＳトランジスタの基板を形成した後、第２のＭ
ＯＳトランジスタの基板上に上記第１のＭＯＳトランジ
スタのソース及びドレインにつながる第２のＭＯＳトラ
ンジスタのソース及びドレインを形成することにより、
第１のＭＯＳトランジスタの上にそのゲート電極を共通
にして第２のＭＯＳトランジスタを形成することがで
き、パターンサイズを大きくすることなく、電流駆動能
力を上げる。
【００１６】また、請求項４に係る半導体装置は、第１
のＭＯＳトランジスタ上にそのゲート電極を共通にする
と共に、第１のＭＯＳトランジスタのドレインまたはソ
ースのいずれか一方の電極に上記第１のＭＯＳトランジ
スタとは異なるチャネルの同電極を接続して形成された
第２のＭＯＳトランジスタとを備えることにより、第１
と第２のＭＯＳトランジスタが異なるチャネルの場合
に、パターンサイズを大きくすることなく、電流駆動能
力を上げる。
のＭＯＳトランジスタ上にそのゲート電極を共通にする
と共に、第１のＭＯＳトランジスタのドレインまたはソ
ースのいずれか一方の電極に上記第１のＭＯＳトランジ
スタとは異なるチャネルの同電極を接続して形成された
第２のＭＯＳトランジスタとを備えることにより、第１
と第２のＭＯＳトランジスタが異なるチャネルの場合
に、パターンサイズを大きくすることなく、電流駆動能
力を上げる。
【００１７】さらに、請求項５に係る半導体装置の製造
方法においては、基板上に形成された第１のＭＯＳトラ
ンジスタ上にゲート酸化膜を介して第２のＭＯＳトラン
ジスタの基板を形成した後、上記第１のＭＯＳトランジ
スタのソース及びドレイン部に位置する上記第２のＭＯ
Ｓトランジスタの基板上に上記第１のＭＯＳトランジス
タとは異なるチャネルのソース及びドレインを形成し、
上記第１と第２のＭＯＳトランジスタのソース間または
ドレイン間のいずれかを接続することにより、第１のＭ
ＯＳトランジスタの上にそのゲート電極を共通にして上
記第１のＭＯＳトランジスタとは別チャネルの第２のＭ
ＯＳトランジスタを形成することができ、パターンサイ
ズを大きくすることなく、電流駆動能力を上げる。
方法においては、基板上に形成された第１のＭＯＳトラ
ンジスタ上にゲート酸化膜を介して第２のＭＯＳトラン
ジスタの基板を形成した後、上記第１のＭＯＳトランジ
スタのソース及びドレイン部に位置する上記第２のＭＯ
Ｓトランジスタの基板上に上記第１のＭＯＳトランジス
タとは異なるチャネルのソース及びドレインを形成し、
上記第１と第２のＭＯＳトランジスタのソース間または
ドレイン間のいずれかを接続することにより、第１のＭ
ＯＳトランジスタの上にそのゲート電極を共通にして上
記第１のＭＯＳトランジスタとは別チャネルの第２のＭ
ＯＳトランジスタを形成することができ、パターンサイ
ズを大きくすることなく、電流駆動能力を上げる。
【００１８】
実施例１．以下、この発明の実施例１を図について示
す。図１（ａ）ないし（ｃ）は実施例１に係るＮチャネ
ルＭＯＳトランジスタを示す回路図と平面図及び断面図
である。図示するトランジスタは、第１のトランジスタ
の上に第１のトランジスタのゲート電極を共通にして第
２のトランジスタを形成することにより、パターンサイ
ズを大きくすることなく、電流駆動能力を高めるもの
で、図５に示す従来例と同一部分は同一符号を付し、従
来例のトランジスタの部分を第１のトランジスタとして
説明する。
す。図１（ａ）ないし（ｃ）は実施例１に係るＮチャネ
ルＭＯＳトランジスタを示す回路図と平面図及び断面図
である。図示するトランジスタは、第１のトランジスタ
の上に第１のトランジスタのゲート電極を共通にして第
２のトランジスタを形成することにより、パターンサイ
ズを大きくすることなく、電流駆動能力を高めるもの
で、図５に示す従来例と同一部分は同一符号を付し、従
来例のトランジスタの部分を第１のトランジスタとして
説明する。
【００１９】図１において、１は基板、２は第１のトラ
ンジスタのゲート酸化膜、３は第１と第２のトランジス
タに共通なゲート電極、４はサイドウォール、５は第１
のトランジスタのドレイン、６は第１のトランジスタの
ソース、７は第２のトランジスタのゲート酸化膜、８は
第２のトランジスタのドレイン、９は第２のトランジス
タのソース、１３は第１のトランジスタのチャネル領
域、１４は第２のトランジスタのチャネル領域である。
ンジスタのゲート酸化膜、３は第１と第２のトランジス
タに共通なゲート電極、４はサイドウォール、５は第１
のトランジスタのドレイン、６は第１のトランジスタの
ソース、７は第２のトランジスタのゲート酸化膜、８は
第２のトランジスタのドレイン、９は第２のトランジス
タのソース、１３は第１のトランジスタのチャネル領
域、１４は第２のトランジスタのチャネル領域である。
【００２０】すなわち、ゲート電極３とドレイン５及び
ソース６で第１のトランジスタが形成され、ゲート電極
３とドレイン８及びソース９で第２のトランジスタが形
成されており、第１のトランジスタのドレイン５と第２
のトランジスタのドレイン８、第１のトランジスタのソ
ース６と第２のトランジスタのソース９がそれぞれつな
がっている。従って、共通なゲート電極３に電圧をかけ
ることにより、ソースドレイン電流は、第１のトランジ
スタと第２のトランジスタに流すことができる。
ソース６で第１のトランジスタが形成され、ゲート電極
３とドレイン８及びソース９で第２のトランジスタが形
成されており、第１のトランジスタのドレイン５と第２
のトランジスタのドレイン８、第１のトランジスタのソ
ース６と第２のトランジスタのソース９がそれぞれつな
がっている。従って、共通なゲート電極３に電圧をかけ
ることにより、ソースドレイン電流は、第１のトランジ
スタと第２のトランジスタに流すことができる。
【００２１】次に、図１に示す構成のＮチャネルＭＯＳ
トランジスタの製造方法について図２及び図３を参照し
て説明する。まず、第１のトランジスタを形成するとこ
ろまでは、従来例と同様で、図６及び図７に従って形成
する。但し、この第１のトランジスタのドライブ（Ａｓ
注入後の熱処理）は行わなく、後述するドライブ時に同
時に行う。図２（ａ）に示す如く構成要素１ないし６の
第１のトランジスタを形成した後は、全面に第２のトラ
ンジスタのゲート酸化膜７を形成し、ソース及びドレイ
ン部に、レジスト１１をマスクにして第１のトランジス
タと第２のトランジスタのソース及びドレインをつなぐ
ためのホールの開孔を行うためのパターニングを行う
（図２（ｂ）参照）。ホールの開孔を行い、全面に第２
のトランジスタの基板に相当するポリシリコンを形成
し、レジスト１１をマスクにしてポリＳｉエッチングの
ためのパターニングを行う（図２（ｃ）、図３（ｄ）参
照）。
トランジスタの製造方法について図２及び図３を参照し
て説明する。まず、第１のトランジスタを形成するとこ
ろまでは、従来例と同様で、図６及び図７に従って形成
する。但し、この第１のトランジスタのドライブ（Ａｓ
注入後の熱処理）は行わなく、後述するドライブ時に同
時に行う。図２（ａ）に示す如く構成要素１ないし６の
第１のトランジスタを形成した後は、全面に第２のトラ
ンジスタのゲート酸化膜７を形成し、ソース及びドレイ
ン部に、レジスト１１をマスクにして第１のトランジス
タと第２のトランジスタのソース及びドレインをつなぐ
ためのホールの開孔を行うためのパターニングを行う
（図２（ｂ）参照）。ホールの開孔を行い、全面に第２
のトランジスタの基板に相当するポリシリコンを形成
し、レジスト１１をマスクにしてポリＳｉエッチングの
ためのパターニングを行う（図２（ｃ）、図３（ｄ）参
照）。
【００２２】その後、ポリＳｉをＰ型化するためのボロ
ンＢのイオン注入と、トランジスタのしきい値電圧を決
定するためのボロンＢのイオン注入を行った後に、ソー
ス９及びドレイン８形成のためのヒ素Ａｓの注入を行う
（図３（ｄ）参照）。そして、ドライブを行いソース９
及びドレイン８を形成し、第２のトランジスタが形成さ
れる（図３（ｅ）参照）。ここで、ＬＤＤ構造の第１の
トランジスタのドライブも同時に行われて、ドレイン５
とソース６のｎ- 層が熱拡散によりゲート電極３の下へ
も拡散する。
ンＢのイオン注入と、トランジスタのしきい値電圧を決
定するためのボロンＢのイオン注入を行った後に、ソー
ス９及びドレイン８形成のためのヒ素Ａｓの注入を行う
（図３（ｄ）参照）。そして、ドライブを行いソース９
及びドレイン８を形成し、第２のトランジスタが形成さ
れる（図３（ｅ）参照）。ここで、ＬＤＤ構造の第１の
トランジスタのドライブも同時に行われて、ドレイン５
とソース６のｎ- 層が熱拡散によりゲート電極３の下へ
も拡散する。
【００２３】従って、上記実施例１によれば、第１のＭ
ＯＳトランジスタ上に第１のＭＯＳトランジスタのゲー
ト電極３を共用した第２のＭＯＳトランジスタを形成す
ることにより、図１（ａ）に示すように、第１のＭＯＳ
トランジスタのチャネル幅Ｗとチャネル長さＬで定まる
パターン面積を大きくすることなく、電流駆動能力の高
いトランジスタを得ることができる。
ＯＳトランジスタ上に第１のＭＯＳトランジスタのゲー
ト電極３を共用した第２のＭＯＳトランジスタを形成す
ることにより、図１（ａ）に示すように、第１のＭＯＳ
トランジスタのチャネル幅Ｗとチャネル長さＬで定まる
パターン面積を大きくすることなく、電流駆動能力の高
いトランジスタを得ることができる。
【００２４】実施例２．上記実施例１では、第１のＭＯ
Ｓトランジスタと第２のＭＯＳトランジスタが同一チャ
ネルの場合を示したが、図４に示すように、第１のＭＯ
Ｓトランジスタと第２のＭＯＳトランジスタとを別チャ
ネルにして形成することも可能となる。図４に示す実施
例２では、インバータ回路の例を示しており、（ａ）は
その回路図、（ｂ）は平面図、（ｃ）は断面図である。
Ｓトランジスタと第２のＭＯＳトランジスタが同一チャ
ネルの場合を示したが、図４に示すように、第１のＭＯ
Ｓトランジスタと第２のＭＯＳトランジスタとを別チャ
ネルにして形成することも可能となる。図４に示す実施
例２では、インバータ回路の例を示しており、（ａ）は
その回路図、（ｂ）は平面図、（ｃ）は断面図である。
【００２５】図４（ｃ）において、図１に示す実施例１
と同一部分は同一符号を付し、その説明は省略する。新
たな符号として、１０は第２のＭＯＳトランジスタのソ
ースとドレイン及びチャネル領域を形成するための基
板、１５と１６は第１のトランジスタとは別チャネルの
第２のトランジスタのドレインとソース、１７は絶縁層
であり、ＡないしＤは順次第１と第２のトランジスタと
してのＰチャネルＭＯＳトランジスタとＮチャネルＭＯ
Ｓトランジスタに共通なゲート電極３への接続端子、第
１のトランジスタとしてのＰチャネルＭＯＳトランジス
タのソース６への接続端子、第２のトランジスタとして
のＮチャネルＭＯＳトランジスタのソース１６への接続
端子、第１と第２のトランジスタとしてのＰチャネルＭ
ＯＳトランジスタとＮチャネルＭＯＳトランジスタのド
レイン５と１５との接続端子である。
と同一部分は同一符号を付し、その説明は省略する。新
たな符号として、１０は第２のＭＯＳトランジスタのソ
ースとドレイン及びチャネル領域を形成するための基
板、１５と１６は第１のトランジスタとは別チャネルの
第２のトランジスタのドレインとソース、１７は絶縁層
であり、ＡないしＤは順次第１と第２のトランジスタと
してのＰチャネルＭＯＳトランジスタとＮチャネルＭＯ
Ｓトランジスタに共通なゲート電極３への接続端子、第
１のトランジスタとしてのＰチャネルＭＯＳトランジス
タのソース６への接続端子、第２のトランジスタとして
のＮチャネルＭＯＳトランジスタのソース１６への接続
端子、第１と第２のトランジスタとしてのＰチャネルＭ
ＯＳトランジスタとＮチャネルＭＯＳトランジスタのド
レイン５と１５との接続端子である。
【００２６】また、ＷP とＷN は第１と第２のトランジ
スタとしてのＰチャネルＭＯＳトランジスタとＮチャネ
ルＭＯＳトランジスタのチャネル領域１３と１４のチャ
ネル幅を示し、ＷP ＞ＷN である。すなわち、一般的
に、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳ
トランジスタのチャネル幅が同じ場合には、Ｎチャネル
ＭＯＳトランジスタの電流駆動能力が高いので、電流駆
動能力を等しくトランジスタ特性を得るために、Ｐチャ
ネルＭＯＳトランジスタのチャネル幅をＮチャネルＭＯ
Ｓトランジスタのチャネル幅より長くする。
スタとしてのＰチャネルＭＯＳトランジスタとＮチャネ
ルＭＯＳトランジスタのチャネル領域１３と１４のチャ
ネル幅を示し、ＷP ＞ＷN である。すなわち、一般的
に、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳ
トランジスタのチャネル幅が同じ場合には、Ｎチャネル
ＭＯＳトランジスタの電流駆動能力が高いので、電流駆
動能力を等しくトランジスタ特性を得るために、Ｐチャ
ネルＭＯＳトランジスタのチャネル幅をＮチャネルＭＯ
Ｓトランジスタのチャネル幅より長くする。
【００２７】図４に示す構成の実施例２に係るトランジ
スタの製造方法は、図２及び図３に示す実施例１の場合
と基本的に同様であるが、異なる点に注目して説明す
る。すなわち、基板１上に形成された第１のＭＯＳトラ
ンジスタ上にゲート酸化膜７を介して第２のＭＯＳトラ
ンジスタのソースとドレイン及びチャネル領域を形成す
るための基板１０をＣＶＤ法によってポリＳｉを堆積す
ることにより形成した後、上記第１のＭＯＳトランジス
タのソース６及びドレイン５部に位置する上記第２のＭ
ＯＳトランジスタの基板１０上に上記第１のＭＯＳトラ
ンジスタとは異なるチャネルのソース１６及びドレイン
１５を形成し、全面に絶縁膜１７を形成する。
スタの製造方法は、図２及び図３に示す実施例１の場合
と基本的に同様であるが、異なる点に注目して説明す
る。すなわち、基板１上に形成された第１のＭＯＳトラ
ンジスタ上にゲート酸化膜７を介して第２のＭＯＳトラ
ンジスタのソースとドレイン及びチャネル領域を形成す
るための基板１０をＣＶＤ法によってポリＳｉを堆積す
ることにより形成した後、上記第１のＭＯＳトランジス
タのソース６及びドレイン５部に位置する上記第２のＭ
ＯＳトランジスタの基板１０上に上記第１のＭＯＳトラ
ンジスタとは異なるチャネルのソース１６及びドレイン
１５を形成し、全面に絶縁膜１７を形成する。
【００２８】上記絶縁膜１７を形成した後、第１のＭＯ
Ｓトランジスタのソース６及びドレイン５と、第２のＭ
ＯＳトランジスタのソース１６及びドレイン１５部に位
置する絶縁膜１７を開孔し、その開孔部に接続端子Ｂ、
Ｃ、Ｄを設ける。このとき、第１と第２のＭＯＳトラン
ジスタのドレイン５と１５間を接続端子Ｂにより接続す
ることにより、第１のＭＯＳトランジスタの上にそのゲ
ート電極３を共通にして上記第１のＭＯＳトランジスタ
とは別チャネルの第２のＭＯＳトランジスタを形成する
ことができ、第１のＭＯＳトランジスタのチャネル幅Ｗ
P とチャネル長さＬで定まるパターンサイズを大きくす
ることなく、電流駆動能力を上げることができる。
Ｓトランジスタのソース６及びドレイン５と、第２のＭ
ＯＳトランジスタのソース１６及びドレイン１５部に位
置する絶縁膜１７を開孔し、その開孔部に接続端子Ｂ、
Ｃ、Ｄを設ける。このとき、第１と第２のＭＯＳトラン
ジスタのドレイン５と１５間を接続端子Ｂにより接続す
ることにより、第１のＭＯＳトランジスタの上にそのゲ
ート電極３を共通にして上記第１のＭＯＳトランジスタ
とは別チャネルの第２のＭＯＳトランジスタを形成する
ことができ、第１のＭＯＳトランジスタのチャネル幅Ｗ
P とチャネル長さＬで定まるパターンサイズを大きくす
ることなく、電流駆動能力を上げることができる。
【００２９】従って、上記実施例２によれば、第１のＭ
ＯＳトランジスタ上に第１のＭＯＳトランジスタのゲー
ト電極３を共用した第２のＭＯＳトランジスタを形成す
る際、第１のＭＯＳトランジスタと第２のＭＯＳトラン
ジスタとで別チャネルのものを形成することにより、パ
ターン面積を大きくすることなく、パターン面積を大き
くすることなくインバータ、ＮＡＮＤ，ＮＯＲ回路を形
成することができる。
ＯＳトランジスタ上に第１のＭＯＳトランジスタのゲー
ト電極３を共用した第２のＭＯＳトランジスタを形成す
る際、第１のＭＯＳトランジスタと第２のＭＯＳトラン
ジスタとで別チャネルのものを形成することにより、パ
ターン面積を大きくすることなく、パターン面積を大き
くすることなくインバータ、ＮＡＮＤ，ＮＯＲ回路を形
成することができる。
【００３０】
【発明の効果】以上のように、この発明の請求項１によ
れば、第１のＭＯＳトランジスタ上にそのゲート電極を
共通にして形成した第２のＭＯＳトランジスタを備える
ことにより、パターンサイズを大きくすることなく、電
流駆動能力の高い半導体装置を得ることができるという
効果を奏する。
れば、第１のＭＯＳトランジスタ上にそのゲート電極を
共通にして形成した第２のＭＯＳトランジスタを備える
ことにより、パターンサイズを大きくすることなく、電
流駆動能力の高い半導体装置を得ることができるという
効果を奏する。
【００３１】また、請求項２によれば、第１のＭＯＳト
ランジスタ上にそのゲート電極を共通にすると共に、第
１のＭＯＳトランジスタのドレインにドレインを接続
し、かつ第１のＭＯＳトランジスタのソースにソースを
接続して形成した第２のＭＯＳトランジスタとを備える
ことにより、第１と第２のＭＯＳトランジスタが同チャ
ネルの場合に、パターンサイズを大きくすることなく、
電流駆動能力の高い半導体装置を得ることができるとい
う効果を奏する。
ランジスタ上にそのゲート電極を共通にすると共に、第
１のＭＯＳトランジスタのドレインにドレインを接続
し、かつ第１のＭＯＳトランジスタのソースにソースを
接続して形成した第２のＭＯＳトランジスタとを備える
ことにより、第１と第２のＭＯＳトランジスタが同チャ
ネルの場合に、パターンサイズを大きくすることなく、
電流駆動能力の高い半導体装置を得ることができるとい
う効果を奏する。
【００３２】また、請求項３に係る半導体装置の製造方
法によれば、基板上に形成された第１のＭＯＳトランジ
スタ上に第２のＭＯＳトランジスタのゲート酸化膜を形
成し、第１のＭＯＳトランジスタのソース及びドレイン
部に位置する上記ゲート酸化膜を開孔し、その上に第２
のＭＯＳトランジスタの基板を形成した後、第２のＭＯ
Ｓトランジスタの基板上に上記第１のＭＯＳトランジス
タのソース及びドレインにつながる第２のＭＯＳトラン
ジスタのソース及びドレインを形成することにより、第
１のＭＯＳトランジスタの上にそのゲート電極を共通に
して第２のＭＯＳトランジスタを形成することができ、
パターンサイズを大きくすることなく、電流駆動能力の
高い半導体装置を製造することができるという効果を奏
する。
法によれば、基板上に形成された第１のＭＯＳトランジ
スタ上に第２のＭＯＳトランジスタのゲート酸化膜を形
成し、第１のＭＯＳトランジスタのソース及びドレイン
部に位置する上記ゲート酸化膜を開孔し、その上に第２
のＭＯＳトランジスタの基板を形成した後、第２のＭＯ
Ｓトランジスタの基板上に上記第１のＭＯＳトランジス
タのソース及びドレインにつながる第２のＭＯＳトラン
ジスタのソース及びドレインを形成することにより、第
１のＭＯＳトランジスタの上にそのゲート電極を共通に
して第２のＭＯＳトランジスタを形成することができ、
パターンサイズを大きくすることなく、電流駆動能力の
高い半導体装置を製造することができるという効果を奏
する。
【００３３】また、請求項４によれば、第１のＭＯＳト
ランジスタ上にそのゲート電極を共通にすると共に、第
１のＭＯＳトランジスタのドレインまたはソースのいず
れか一方の電極に上記第１のＭＯＳトランジスタとは異
なるチャネルの同電極を接続して形成された第２のＭＯ
Ｓトランジスタとを備えることにより、第１と第２のＭ
ＯＳトランジスタが異なるチャネルの場合に、パターン
サイズを大きくすることなく、電流駆動能力の高い半導
体装置を得ることができるという効果を奏する。
ランジスタ上にそのゲート電極を共通にすると共に、第
１のＭＯＳトランジスタのドレインまたはソースのいず
れか一方の電極に上記第１のＭＯＳトランジスタとは異
なるチャネルの同電極を接続して形成された第２のＭＯ
Ｓトランジスタとを備えることにより、第１と第２のＭ
ＯＳトランジスタが異なるチャネルの場合に、パターン
サイズを大きくすることなく、電流駆動能力の高い半導
体装置を得ることができるという効果を奏する。
【００３４】さらに、請求項３に係る半導体装置の製造
方法によれば、基板上に形成された第１のＭＯＳトラン
ジスタ上にゲート酸化膜を介して第２のＭＯＳトランジ
スタの基板を形成し、上記第１のＭＯＳトランジスタの
ソース及びドレイン部に位置する上記第２のＭＯＳトラ
ンジスタの基板上に上記第１のＭＯＳトランジスタとは
異なるチャネルのソース及びドレインを形成し、上記第
１と第２のＭＯＳトランジスタのソース間またはドレイ
ン間のいずれかを接続することにより、第１のＭＯＳト
ランジスタの上にそのゲート電極を共通にして上記第１
のＭＯＳトランジスタとは別チャネルの第２のＭＯＳト
ランジスタを形成することができ、パターンサイズを大
きくすることなく、電流駆動能力の高い半導体装置を製
造することができるという効果を奏する。
方法によれば、基板上に形成された第１のＭＯＳトラン
ジスタ上にゲート酸化膜を介して第２のＭＯＳトランジ
スタの基板を形成し、上記第１のＭＯＳトランジスタの
ソース及びドレイン部に位置する上記第２のＭＯＳトラ
ンジスタの基板上に上記第１のＭＯＳトランジスタとは
異なるチャネルのソース及びドレインを形成し、上記第
１と第２のＭＯＳトランジスタのソース間またはドレイ
ン間のいずれかを接続することにより、第１のＭＯＳト
ランジスタの上にそのゲート電極を共通にして上記第１
のＭＯＳトランジスタとは別チャネルの第２のＭＯＳト
ランジスタを形成することができ、パターンサイズを大
きくすることなく、電流駆動能力の高い半導体装置を製
造することができるという効果を奏する。
【図１】この発明の実施例１に係るもので、第１のトラ
ンジスタ上に第１のトランジスタのゲート電極３を共用
した第２のトランジスタを形成したＮチャネルＭＯＳト
ランジスタを示す回路図と平面図及び断面図である。
ンジスタ上に第１のトランジスタのゲート電極３を共用
した第２のトランジスタを形成したＮチャネルＭＯＳト
ランジスタを示す回路図と平面図及び断面図である。
【図２】実施例１のトランジスタの製造工程を示す断面
図である。
図である。
【図３】図２に連続する実施例１のトランジスタの製造
工程を示す断面図である。
工程を示す断面図である。
【図４】この発明の実施例２に係るトランジスタを示す
回路図と平面図及び断面図である。
回路図と平面図及び断面図である。
【図５】従来例に係るトランジスタの平面図と断面図で
ある。
ある。
【図６】図５に示す従来例のトランジスタの製造工程を
示す断面図である。
示す断面図である。
【図７】図６に連続する従来例のトランジスタの製造工
程を示す断面図である。
程を示す断面図である。
１ 基板 ２ ゲート酸化膜 ３ ゲート電極 ４ サイドウォール ５ 第１のＭＯＳトランジスタのドレイン ６ 第１のＭＯＳトランジスタのソース ７ ゲート酸化膜 ８ 第２のＭＯＳトランジスタのドレイン ９ 第２のＭＯＳトランジスタのソース １０ 第２のＭＯＳトランジスタのソースとドレイン及
びチャネル領域を形成するための基板 １１ レジスト １３ 第１のＭＯＳトランジスタのチャネル領域 １４ 第２のＭＯＳトランジスタのチャネル領域 １５ 第２のＭＯＳトランジスタのドレイン １６ 第２のＭＯＳトランジスタのソース １７ 絶縁膜
びチャネル領域を形成するための基板 １１ レジスト １３ 第１のＭＯＳトランジスタのチャネル領域 １４ 第２のＭＯＳトランジスタのチャネル領域 １５ 第２のＭＯＳトランジスタのドレイン １６ 第２のＭＯＳトランジスタのソース １７ 絶縁膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 21/336 29/786 9170−4Ｍ Ｈ０１Ｌ 27/08 ３２１ Ｅ 7514−4Ｍ 29/78 ３０１ Ｘ 7514−4Ｍ ３０１ Ｌ 9056−4Ｍ ３１１ Ｃ
Claims (5)
- 【請求項１】 基板上に形成された第１のＭＯＳトラン
ジスタと、この第１のＭＯＳトランジスタ上に第１のＭ
ＯＳトランジスタのゲート電極を共通にして形成された
第２のＭＯＳトランジスタとを備えた半導体装置。 - 【請求項２】 基板上に形成された第１のＭＯＳトラン
ジスタと、この第１のＭＯＳトランジスタ上に第１のＭ
ＯＳトランジスタのゲート電極を共通にすると共に、第
１のＭＯＳトランジスタのドレインにドレインを接続
し、かつ第１のＭＯＳトランジスタのソースにソースを
接続して形成された第２のＭＯＳトランジスタとを備え
た半導体装置。 - 【請求項３】 基板上に形成された第１のＭＯＳトラン
ジスタ上に第２のＭＯＳトランジスタのゲート酸化膜を
形成し、第１のＭＯＳトランジスタのソース及びドレイ
ン部に位置する上記ゲート酸化膜を開孔する工程と、そ
の上に第２のＭＯＳトランジスタの基板を形成する工程
と、上記第２のＭＯＳトランジスタの基板上に上記第１
のＭＯＳトランジスタのソース及びドレインにつながる
第２のＭＯＳトランジスタのソース及びドレインを形成
する工程とを有する半導体装置の製造方法。 - 【請求項４】 基板上に形成された第１のＭＯＳトラン
ジスタと、この第１のＭＯＳトランジスタ上に第１のＭ
ＯＳトランジスタのゲート電極を共通にすると共に、第
１のＭＯＳトランジスタのドレインまたはソースのいず
れか一方の電極に上記第１のＭＯＳトランジスタとは異
なるチャネルの同電極を接続して形成された第２のＭＯ
Ｓトランジスタとを備えた半導体装置。 - 【請求項５】 基板上に形成された第１のＭＯＳトラン
ジスタ上にゲート酸化膜を介して第２のＭＯＳトランジ
スタの基板を形成する工程と、上記第１のＭＯＳトラン
ジスタのソース及びドレイン部に位置する上記第２のＭ
ＯＳトランジスタの基板上に上記第１のＭＯＳトランジ
スタとは異なるチャネルのソース及びドレインを形成す
る工程と、上記第１と第２のＭＯＳトランジスタのソー
ス間またはドレイン間のいずれかを接続する工程とを有
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6002184A JPH07211786A (ja) | 1994-01-13 | 1994-01-13 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6002184A JPH07211786A (ja) | 1994-01-13 | 1994-01-13 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07211786A true JPH07211786A (ja) | 1995-08-11 |
Family
ID=11522284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6002184A Pending JPH07211786A (ja) | 1994-01-13 | 1994-01-13 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07211786A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012238850A (ja) * | 2011-04-29 | 2012-12-06 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
-
1994
- 1994-01-13 JP JP6002184A patent/JPH07211786A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012238850A (ja) * | 2011-04-29 | 2012-12-06 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
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