JPH0669782A

JPH0669782A - ＢｉＭＩＳ論理回路

Info

Publication number: JPH0669782A
Application number: JP4138133A
Authority: JP
Inventors: Takashi Oguri; 隆司小栗
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1992-05-29
Filing date: 1992-05-29
Publication date: 1994-03-11
Also published as: US5382842A

Abstract

(57)【要約】【目的】ＢｉＣＭＩＳ論理回路の電源電圧を下げても
高速動作できるようにする。【構成】ＰＭＩＳ１０３がＯＮし、ＮＭＩＳ１０４が
ＯＦＦする電位が入力されると出力１５０は電源１４０
まで上昇する。この時出力１３０は、電源１４０のＶ_f
落ちの電位となる。また接点１６０はＮＭＩＳ１０４が
ＯＦＦするためバイポーラ１０２がＯＦＦする電位まで
下降する。ＮＭＩＳ１０４がＯＮし、ＰＭＩＳ１０３が
ＯＦＦする電位が入力されると、出力１５０と接点１６
０は導通され、同電位になるまでイコライズされる。こ
の時バイポーラ１０２はＯＮし、出力１３０は下降す
る。次第にベース電流の供給はなくなりバイポーラ１０
２はＯＦＦする。出力段のバイポーラのベース電位が常
にＶ_f付近であるためベース電流の微少な変化でバイポ
ーラをＯＮ，ＯＦＦできる。このため入力信号振幅の低
減に伴った自己遅延の増大は現れず３Ｖ以下の小振幅動
作でも高速動作する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、バイポーラトランジス
タ及びＭＩＳトランジスタを組み合わせたバイポーラ・
ＭＩＳ論理回路に係わり、特に、低電源電圧時の超高速
動作に適したバイポーラ・ＣＭＩＳ（相補型ＭＩＳ）ス
タティック論理回路及びダイナミック論理回路ならびに
半導体集積回路に関する。

【０００２】

【従来の技術】バイポーラトランジスタとＣＭＩＳトラ
ンジスタとを用いたいわゆるＢｉＣＭＩＳ論理回路は米
国特許第４，５５８，２３４号、同第４，６１６，１４
６号、同第４，６３８，１８６号、同第４，７６９，５
６１号他に公知である。

【０００３】図１４に、上記米国特許第４，７６９，５
６１号に開示されたＢｉＣＭＩＳ論理回路を示す。この
回路は低入力容量、高出力駆動能力、低消費電力で高速
という利点をもつため、高性能が要求されるＬＳＩやメ
モリに多用されている。しかしながら、この回路は５Ｖ
近傍の電源電圧では上記の利点が発揮できるが、３Ｖ近
傍の電源電圧では高速性の利点が急激に失われるという
問題を有する。電源電圧低下に伴う高速性の劣化は、図
１５に示すように、特に入力信号１４１１に対し、出力
信号１４２０の立ち下がり遅延の増大が顕著となること
による。図１６は立ち下がり遅延の電源電圧依存性を示
しており、同図中、実線はＣＭＩＳ論理回路、破線はＢ
ｉＣＭＩＳ論理回路のインバータ遅延時間の電源電圧依
存性を示している。図から明らかなように、従来のＢｉ
ＣＭＩＳ論理回路は電源電圧が４．０Ｖより低い電源電
圧で高速ロジックとしての有用性が失われてしまう。

【０００４】速度劣化の主な要因は、ＢｉＣＭＩＳ回路
特有のベース、エミッタ間電圧Ｖ_beによるＮチャンネ
ルＭＩＳトランジスタ（以下ＮＭＩＳと略称する）１４
０５のソース、ドレイン間電位Ｖ_{d s}の減少などによ
り、バイポーラトランジスタ（以下ＢＪＴと略称する）
１４０２のベース電流が急激に減少するためである。

【０００５】図１７に、上記米国特許第４，５５８，２
３４号に開示された回路を示す。この回路は出力のプル
アップ用にＢＪＴ１７０１、プルダウン用にＮＭＩＳ１
７０２を用いたものである。この回路はプルダウントラ
ンジスタにＢＪＴを使用していないため、３Ｖ近傍の電
源電圧でも急激な速度の劣化は見られない。しかしなが
ら、プルダウントランジスタにＮＭＩＳを用いているた
め、大きな容量の負荷を駆動する場合、出力の立ち下が
り遅延が大きくなる。ＮＭＩＳのコンダクタンスを大き
くして駆動能力を高めようとするとゲート容量が大きく
なり、前段の回路の速度を劣化させる。また、自分自身
のドレイン接合容量のため自己遅延が増大するという欠
点がある。

【０００６】ところで、半導体デバイスの微細化に伴う
素子耐圧の低下や、システムの高速、高集積化に伴う消
費電力増加の問題を解決するため、ＬＳＩの電源電圧の
低電源電圧化は避けられない情勢になって来ており、低
電源電圧下においても従来と同様な高性能を発揮できる
ＢｉＣＭＩＳ論理回路が切望されている。

【０００７】

【発明が解決しようとする課題】上述した従来のＢｉＣ
ＭＯＳ論理回路では、電源電圧を３Ｖ近傍まで下げて行
くとスイッチング速度の劣化が急激に大きくなるため、
次世代の高速論理回路としては使用できない問題があ
る。

【０００８】本発明の目的は、低電源電圧に対しても高
速動作を維持できるＢＪＴ・ＭＩＳ論理回路及び半導体
集積回路を提供することにある。

【０００９】

【課題を解決するための手段】本願では以下の各項に示
す手段により上記課題を解決する。

【００１０】１．コレクタが電源に、エミッタが第１の
出力に接続された第１のＢＪＴと、コレクタが上記第１
の出力に、エミッタが基準電位に接続された第２のＢＪ
Ｔと、ドレインが第１のＢＪＴのベースに接続され、ゲ
ートに第１の入力信号が印加され、ソースが電源に接続
された第１のＭＩＳトランジスタと、ドレインが第１の
ＢＪＴのベースに接続され、ゲートに第２の入力信号が
印加され、ソースが第２のＢＪＴのベースに接続された
第２のＭＩＳトランジスタとを備えることを特徴とする
ＢｉＭＩＳ論理回路。

【００１１】２．上記１項の第１のＭＩＳトランジスタ
の代わりに、第１の入力にｋ入力（ｋ≧２）の入力信号
が印加される第１の論理回路と、第２のＭＩＳトランジ
スタの代わりに、第２の入力にｋ入力（ｋ≧２）の入力
信号が印加される第２の論理回路を備えることを特徴と
するＢｉＭＩＳ論理回路。

【００１２】３．上記１，２項のＢｉＭＩＳ論理回路に
おいて、互いのＢｉＭＩＳ論理回路の接続手段は、上記
第１の出力は上記第１の入力に接続され、上記第２の出
力は上記第２の入力に接続されることを特徴とするＢｉ
ＭＩＳ論理回路。

【００１３】４．コレクタが電源に、エミッタが出力に
接続された第１のＢＪＴと、コレクタが上記出力に、エ
ミッタが基準電位に接続された第２のＢＪＴと、ドレイ
ンが上記第１のＢＪＴのベースに接続され、ゲートに入
力信号が印加され、ソースが電源に接続された第１のＭ
ＩＳトランジスタと、ドレインが上記第１のＢＪＴのベ
ースに接続され、ゲートに上記入力信号が印加され、ソ
ースが上記第２のＢＪＴのベースに接続された第２のＭ
ＩＳトランジスタとを備えることを特徴とするＢｉＭＩ
Ｓ論理回路。

【００１４】５．上記４項の第１のＭＩＳトランジスタ
の代わりに、入力にｋ入力（ｋ≧２）の入力信号が印加
される第１の論理回路と、第２のＭＩＳトランジスタの
代わりに、上記入力と同じｋ入力（ｋ≧２）の入力信号
が印加される第２の論理回路を備えることを特徴とする
ＢｉＭＩＳ論理回路。

【００１５】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。

【００１６】図１は本発明の第１の実施例を示す回路図
である。

【００１７】この実施例において、１０１はコレクタ及
びエミッタがそれぞれ電源１４０と第１の出力端子１３
０に接続された第１のＢＪＴ、１０２はコレクタ及びエ
ミッタがそれぞれ第１の出力端子１３０及び基準電位に
接続された第２のＢＪＴ、１０３はドレイン、ゲート及
びソースがそれぞれ第１のＢＪＴ１０１のベース、第１
の入力信号１１０及び電源１４０に接続されたＰチャン
ネルＭＩＳトランジスタ（以下ＰＭＩＳと略称する）、
１０４はドレイン、ゲート及びソースがそれぞれ第１の
ＢＪＴ１０１のベース、第２の入力信号１２０及び第２
のＢＪＴ１０２のベースに接続されたＮＭＩＳである。
また、上記ＰＭＩＳ１０４のドレインを第２の出力端子
１５０としている。

【００１８】次に、この実施例の動作について説明す
る。

【００１９】ここでＰＭＩＳのしきい値電圧をＶ_{t p}、
ＮＭＩＳのしきい値電圧をＶ_{t n}、ＢＪＴのターンオン
電圧をＶ_fとする。

【００２０】図２に入力信号１１０，１２０のそれぞれ
に接続されたＰＭＩＳ１０３，ＮＭＩＳ１０４のＯＮ／
ＯＦＦ条件を説明する。ＰＭＩＳ１０３は、電源１４０
からＶ_{t p}低い電位以下になるとＯＮする。また、ＮＭ
ＩＳ１０４は、基準電位から第２のＢＪＴ１０２のＶ_f
とＮＭＩＳ１０４のＶ_{t n}を加えた電位以上になるとＯ
Ｎする。

【００２１】ここで入力信号１１０，１２０に同じ信号
を入力したと仮定して説明する。ＰＭＩＳ１０３がＯＮ
し、ＮＭＩＳ１０４がＯＦＦする電位（以下入力Ｌｏｗ
レベル電位と略称する）が入力されると第２の出力１５
０の電位は電源１４０まで上昇する（以下第２出力Ｈｉ
ｇｈレベル電位と略称する）。また接点１６０の電位は
ＮＭＩＳ１０４がＯＦＦするため第２のＢＪＴ１０２が
ＯＦＦする電位まで下降する。第１の出力１３０の電位
は、第２の出力１５０の電位が電源１４０まで上昇する
ためそのＶ_f落ちの電位となる（以下第１出力Ｈｉｇｈ
レベル電位と略称する）。

【００２２】ＮＭＩＳ１０４がＯＮし、ＰＭＩＳ１０３
がＯＦＦする電位（以下入力Ｈｉｇｈレベル電位と略称
する）が入力されると、第２の出力１５０と接点１６０
は導通され出力１５０の電位は下降し、接点１６０の電
位は上昇し、それぞれが同電位になって動作は止まる。
この時に第２のＢＪＴ１０２がＯＮ状態となるようにＰ
ＭＩＳ，ＮＭＩＳ，ＢＪＴのサイズを調整する。第２の
ＢＪＴ１０２がＯＮすることにより、第１の出力１３０
の電位は下降する。ＰＭＩＳ１０３がＯＦＦしているた
め第２のＢＪＴ１０２のベース電流の供給は次第になく
なりＯＦＦする。第２のＢＪＴ１０２のベース電流と第
１の出力１３０の負荷電流を調整することにより第１の
出力１３０の電位は、基準電位まで下降する（以下第１
出力Ｌｏｗレベル電位と略称する）。また第２の出力１
５０の電位は、第２のＢＪＴ１０２がＯＦＦする電位ま
で下降する（以下第２出力Ｌｏｗレベル電位と略称す
る）。この時の遷移波形を図３に示す。

【００２３】図４に、本発明の第２の実施例を示す。

【００２４】この実施例において、４０１はコレクタ及
びエミッタがそれぞれ電源４４０と第１の出力端子４３
０に接続された第１のＢＪＴ、４０２はコレクタ及びエ
ミッタがそれぞれ第１の出力端子４３０及び基準電位に
接続された第２のＢＪＴ、４０３は電源４４０と第１の
ＢＪＴ４０１のベースとの間に接続され、入力にｋ入力
の第１の入力信号４１０_{- 1}〜４１０_{- K}が接続された
第１の論理回路、４０４は第１のＢＪＴ４０１のベース
と第２のＢＪＴ４０２のベースとの間に接続され、入力
にｋ入力の第２の入力信号４２０_{- 1}〜４２０_{- K}が接
続された第２の論理回路である。

【００２５】次に、この実施例の動作について説明す
る。

【００２６】ここでｋ入力の入力信号４１０_{- K}と４２
０_{- K}に同じ信号を入力したと仮定して説明する。まず
ＮＯＲ回路を構成したときを説明する。論理回路４０３
はｋ入力の入力信号により全てが入力Ｌｏｗレベル電位
の時のみＯＮし、論理回路４０４はｋ入力の入力信号が
一つでも入力Ｈｉｇｈレベル電位であればＯＮするよう
構成することにより、上記図１の実施例と同様な動作が
行われる。次に、ＮＡＮＤ回路を構成したときを説明す
る。論理回路４０３はｋ入力の入力信号が一つでも入力
Ｌｏｗレベル電位であればＯＮし、論理回路４０４はｋ
入力の入力信号が全て入力Ｈｉｇｈレベル電位の時のみ
ＯＮするよう構成することにより、上記図１の実施例と
同様な動作が行われる。

【００２７】以下、第２の実施例を更に具体化した実施
例について説明する。

【００２８】図５に、本発明の第３の実施例を示す。

【００２９】この実施例において、５０１はコレクタ及
びエミッタがそれぞれ電源５４０と第１の出力端子５３
０に接続された第１のＢＪＴ、５０２はコレクタ及びエ
ミッタがそれぞれ第１の出力端子５３０及び基準電位に
接続された第２のＢＪＴ、５０３はゲート及びソースが
それぞれ第１の入力信号５１１及び電源５４０に接続さ
れた第１のＰＭＩＳ、５０４はドレイン、ゲート及びソ
ースがそれぞれ第１のＢＪＴ５０１のベース、第２の入
力信号５１２及び第１のＰＭＩＳ５０３のドレインに接
続された第２のＰＭＩＳ、５０５はドレイン、ゲート及
びソースがそれぞれ第１のＢＪＴ５０１のベース、第３
の入力信号５２１及び第２のＢＪＴ５０２のベースに接
続された第１のＮＭＩＳ、５０６はドレイン、ゲート及
びソースがそれぞれ第１のＢＪＴ５０１のベース、第４
の入力信号５２２及び第２のＢＪＴ５０２のベースに接
続された第２のＮＭＩＳである。また、上記第２のＰＭ
ＩＳ５０４のドレインを第２の出力端子５５０としてい
る。

【００３０】次に、この実施例の動作について説明す
る。

【００３１】ここで入力信号５１１，５２１と５１２，
５２２に同じ信号を入力したと仮定して説明する。ＰＭ
ＩＳ５０３，５０４がＯＮし、ＮＭＩＳ５０５，６０６
がＯＦＦする電位が入力されると第２の出力５５０の電
位は電源５４０まで上昇する。また接点５６０の電位は
ＮＭＩＳ５０５，５０６がＯＦＦするため第２のＢＪＴ
５０２がＯＦＦする電位まで下降する。第１の出力５３
０の電位は、第２の出力５５０の電位が電源５４０まで
上昇するためそのＶ_f落ちの電位となる。

【００３２】ＮＭＩＳ５０５がＯＮし、ＰＭＩＳ５０３
がＯＦＦする電位が入力されると、第２の出力５５０と
接点５６０は導通され、出力５５０の電位は下降し、接
点５６０の電位は上昇し、それぞれが同電位になって動
作は止まる。この時に第２のＢＪＴ５０２がＯＮ状態と
なるようにＰＭＩＳ，ＮＭＩＳ，ＢＪＴのサイズを調整
する。第２のＢＪＴ５０２がＯＮすることにより、第１
の出力５３０の電位は下降する。ＰＭＩＳ５０３がＯＦ
Ｆしているため第２のＢＪＴ５０２のベース電流の供給
はしだいになくなりＯＦＦする。第２のＢＪＴ５０２の
ベース電流と第１の出力５３０の負荷電流を調整するこ
とにより第１の出力５３０の電位は、基準電位まで降下
する。また第２の出力５５０の電位は、第２のＢＪＴ５
０２がＯＦＦする電位まで下降する。

【００３３】以下、第２の実施例を更に具体化した実施
例について説明する。

【００３４】図６に、本発明の第４の実施例を示す。

【００３５】この実施例において、６０１はコレクタ及
びエミッタがそれぞれ電源６４０と第１の出力端子６３
０に接続された第１のＢＪＴ、６０２はコレクタ及びエ
ミッタがそれぞれ第１の出力端子６３０及び基準電位に
接続された第２のＢＪＴ、６０３はドレイン、ゲート及
びソースがそれぞれ第１のＢＪＴ６０１のベース、第１
の入力信号６１１及び電源６４０に接続された第１のＰ
ＭＩＳ、６０４はドレイン、ゲート及びソースがそれぞ
れ第１のＢＪＴ６０１のベース、第２の入力信号６１２
及び電源６４０に接続された第２のＰＭＩＳ、６０５は
ドレイン及びゲートがそれぞれ第１のＢＪＴ６０１のベ
ース、第３の入力信号６２１に接続された第１のＮＭＩ
Ｓ、６０６はドレイン、ゲート及びソースがそれぞれ第
１のＮＭＩＳ６０５のソース、第４の入力信号６２２及
び第２のＢＪＴ６０２のベースに接続された第２のＮＭ
ＩＳである。また、上記第１のＰＭＩＳ６０３のドレイ
ンを第２の出力端子６５０としている。

【００３６】次に、この実施例の動作について説明す
る。

【００３７】ここで入力信号６１１，６２１，と６１
２，６２２に同じ信号を入力したと仮定して説明する。
ＰＭＩＳ６０３がＯＮし、ＮＭＩＳ６０５がＯＦＦする
電位が入力されると第２の出力６５０の電位は電源６４
０まで上昇する。また接点６６０の電位はＮＭＩＳ６０
５がＯＦＦするため第２のＢＪＴ６０２がＯＦＦする電
位まで下降する。第１の出力６３０の電位は、第２の出
力６５０が電源６４０まで上昇するためそのＶ_f落ちの
電位となる。

【００３８】ＮＭＩＳ６０５，６０６がＯＮし、ＰＭＩ
Ｓ６０３，６０４がＯＦＦする電位が入力されると、第
２の出力６５０と接点６６０は導通され、出力６５０の
電位は下降し、接点６６０の電位は上昇し、それぞれが
同電位になって動作は止まる。この時に第２のＢＪＴ６
０２がＯＮ状態となるようにＰＭＩＳ，ＮＭＩＳ，ＢＪ
Ｔのサイズを調整する。第２のＢＪＴ６０２がＯＮする
ことにより、第１の出力６３０の電位は下降する。ＰＭ
ＩＳ６０３，６０４がＯＦＦしているため第２のＢＪＴ
６０２のベース電流の供給はしだいになくなりＯＦＦす
る。第２のＢＪＴ６０２のベース電流と第１の出力６３
０の負荷電流を調整することにより第１の出力６３０の
電位は、基準電位まで下降する。また第２の出力６５０
の電位は、第２のＢＪＴ６０２がＯＦＦする電位まで下
降する。

【００３９】図７に、本発明の第５の実施例を示す。こ
こでは、図１で説明したＢｉＭＩＳ論理回路を複数段接
続する方法を示す。７０１は第１の入力及び第２の入力
がそれぞれ第１の入力信号７１１、第２の入力信号７１
２に接続された第１のＢｉＭＩＳ論理回路、７０２は第
１の入力、第２の入力、第１の出力及び第２の出力がそ
れぞれ第１のＢｉＭＩＳ論理回路７０１の出力７２１、
第１のＢｉＭＩＳ論理回路７０１の出力７２２、第１の
出力端子７３１及び第２の出力端子７３２に接続された
第２のＢｉＭＩＳ論理回路である。

【００４０】次に、この実施例の動作について説明す
る。

【００４１】上記図１の実施例で説明したように、入力
信号７１１、７１２に入力Ｌｏｗレベル電位が入力され
ると、出力端子７２１，７２２にはそれぞれ電源７４０
のＶ_f落ちのＨｉｇｈレベル電位、電源７４０まで上昇
したＨｉｇｈレベル電位が出力される。また、入力信号
７１１，７１２に入力Ｈｉｇｈレベル電位が入力される
と、出力端子７２１，７２２にはそれぞれ基準電位まで
下降したＬｏｗレベル電位、基準電位からＶ_f上昇した
Ｌｏｗレベル電位が出力される。このレベルを図８に示
す。

【００４２】ＢｉＭＩＳ論理回路７０２の第２の入力７
２２を前段のＢｉＭＩＳ論理回路７０１の第２の出力７
２２から入力することによりＢＪＴのベース・エミッタ
間電位Ｖ_{b e}分振幅が減少するため高速にスイッチング
動作をする事ができる。

【００４３】図９は本発明の第６の実施例を示す回路図
である。

【００４４】この実施例において、９０１はコレクタ及
びエミッタがそれぞれ電源９３０と出力端子９２０に接
続された第１のＢＪＴ、９０２はコレクタ及びエミッタ
がそれぞれ出力端子９２０及び基準電位に接続された第
２のＢＪＴ、９０３はドレイン、ゲート及びソースがそ
れぞれ第１のＢＪＴ９０１のベース、入力信号９１０及
び電源９３０に接続されたＰＭＩＳ、９０４はドレイ
ン、ゲート及びソースがそれぞれ第１のＢＪＴ９０１の
ベース、入力信号９１０及び第２のＢＪＴ９０２のベー
スに接続されたＮＭＩＳである。

【００４５】次に、この実施例の動作について説明す
る。

【００４６】ＰＭＩＳ９０３がＯＮし、ＮＭＩＳ９０４
がＯＦＦする電位が入力されると接点９５０の電位は電
源９３０まで上昇する。また接点９４０の電位はＮＭＩ
Ｓ９０４がＯＦＦするため第２のＢＪＴ９０２がＯＦＦ
する電位まで下降する。出力９２０の電位は、接点９５
０の電位が電源９３０まで上昇するためそのＶ_f落ちの
電位となる。

【００４７】一方ＮＭＮＩＳ９０４がＯＮし、ＰＭＩＳ
９０３がＯＦＦする電位が入力されると、接点９５０と
接点９４０は導通され接点９５０の電位は下降し、接点
９４０の電位は上昇し、それぞれが同電位になって動作
は止まる。この時に第２のＢＪＴ９０２がＯＮ状態とな
るようにＰＭＩＳ，ＮＭＩＳ，ＢＪＴのサイズを調整す
る。第２のＢＪＴ９０２がＯＮすることにより、出力９
２０の電位は下降する。ＰＭＩＳ９０３がＯＦＦしてい
るため第２のＢＪＴ９０２のベース電流の供給はしだい
になくなりＯＦＦする。第２のＢＪＴ９０２のベース電
流と出力９２０の負荷電流を調整することにより出力９
２０の電位は、基準電位まで下降する。また接点９５０
の電位は、第２のＢＪＴ９０２がＯＦＦする電位まで下
降する。

【００４８】上記動作を示す電位を図１０に示す。入力
信号９１０のＨｉｇｈレベル電位とＬｏｗレベル電位を
調整することにより、入力信号９１０の振幅１０１０と
出力信号９２０の振幅１０２０としたレベル変換を行う
ことができる。

【００４９】図１１に、本発明の第７の実施例を示す。

【００５０】この実施例において、１１０１はコレクタ
及びエミッタがそれぞれ電源１１３０と出力端子１１２
０に接続された第１のＢＪＴ、１１０２はコレクタ及び
エミッタがそれぞれ出力端子１１２０及び基準電位に接
続された第２のＢＪＴ、１１０３は電源１１３０と第１
のＢＪＴ１１０１のベースとの間に接続され、入力にｋ
入力の入力信号１１１０_{- 1}〜１１１０_{- k}が接続され
た第１の論理回路、１１０４は第１のＢＪＴ１１０１の
ベースと第２のＢＪＴ１１０２のベースとの間に接続さ
れ、入力にｋ入力の入力信号１１１０_{- 1}〜１１１０
_{- k}が接続された第２の論理回路である。

【００５１】次に、この実施例の動作について説明す
る。

【００５２】まずＮＯＲ回路を構成したときを説明す
る。論理回路１１０３はｋ入力の入力信号により全てが
入力Ｌｏｗレベル電位の時のみＯＮし、論理回路１１０
４はｋ入力の入力信号が一つでも入力Ｈｉｇｈレベル電
位であればＯＮするよう構成することにより、上記図９
の実施例と同様な動作が行われる。次に、ＮＡＮＤ回路
を構成したときを説明する。論理回路１１０３はｋ入力
の入力信号が一つでも入力Ｌｏｗレベル電位であればＯ
Ｎし、論理回路１１０４はｋ入力の入力信号が全て入力
Ｈｉｇｈレベル電位の時のみＯＮするよう構成すること
により、上記図９の実施例と同様な動作が行われる。

【００５３】以下、第７の実施例を更に具体化した実施
例について説明する。図１２に、本発明の第８の実施例
を示す。

【００５４】この実施例において、１２０１はコレクタ
及びエミッタがそれぞれ電源１２３０と出力端子１２２
０に接続された第１のＢＪＴ、１２０２はコレクタ及び
エミッタがそれぞれ出力端子１２２０及び基準電位に接
続された第２のＢＪＴ、１２０３はゲート及びソースが
それぞれ第１の入力信号１２１１及び電源１２３０に接
続された第１のＰＭＩＳ、１２０４はドレイン、ゲート
及びソースがそれぞれ第１のＢＪＴ１２０１のベース、
第２の入力信号１２１２及びＰＭＩＳのドレインに接続
された第２のＰＭＩＳ、１２０５はドレイン、ゲート及
びソースがそれぞれ第１のＢＪＴ１２０１のベース、第
１の入力信号１２１１及び第２のＢＪＴ１２０２のベー
スに接続された第１のＮＭＩＳ、１２０６はドレイン、
ゲート及びソースがそれぞれ第１のＢＪＴ１２０１のベ
ース、第２の入力信号１２１２及び第２のＢＪＴ１２０
２のベースに接続された第２のＮＭＩＳである。

【００５５】次に、この実施例の動作について説明す
る。ＰＭＩＳ１２０３，１２０４がＯＮし、ＮＭＩＳ１
２０５，１２０６でＯＦＦする電位が入力されると接点
１２５０の電位は電源１２３０まで上昇する。また接点
１２４０の電位はＮＭＩＳ１２０５，１２０６がＯＦＦ
するため第２のＢＪＴ１２０２がＯＦＦする電位まで下
降する。出力１２２０の電位は、接点１２５０の電位が
電源１２３０まで上昇するためそのＶ_f落ちの電位とな
る。

【００５６】ＮＭＩＳ１２０５がＯＮし、ＰＭＩＳ１２
０３がＯＦＦする電位が入力されると、接点１２５０と
接点１２４０は導通され、接点１２５０の電位は下降
し、接点１２４０の電位は上昇し、それぞれが同電位に
なって動作は止まる。この時に第２のＢＪＴ１２０２が
ＯＮ状態となるようにＰＭＩＳ，ＮＭＩＳ，ＢＪＴのサ
イズを調整する。第２のＢＪＴ１２０２がＯＮすること
により、出力１２２０の電位は下降する。ＰＭＩＳ１２
０３がＯＦＦしているため第２のＢＪＴ１２０２のベー
ス電流の供給はしだいになくなりＯＦＦする。第２のＢ
ＪＴ１２０２のベース電流と出力１２２０の負荷電流を
調整することにより出力１２２０の電位は、基準電位ま
で下降する。また接点１２５０の電位は、第２のＢＪＴ
１２０２がＯＦＦする電位まで下降する。すなわち、こ
の実施例では２入力のＮＯＲ論理を有したレベル変換回
路を実現できる。

【００５７】以下、第７の実施例を更に具体化した実施
例について説明する。図１３に、本発明の第９の実施例
を示す。

【００５８】この実施例において、１３０１はコレクタ
及びエミッタがそれぞれ電源１３３０と出力端子１３２
０に接続された第１のＢＪＴ、１３０２はコレクタ及び
エミッタがそれぞれ出力端子１３２０及び基準電位に接
続された第２のＢＪＴ、１３０３はドレイン、ゲート及
びソースがそれぞれ第１のＢＪＴ１３０１のベース、第
１の入力信号１３１１及び電源１３３０に接続された第
１のＰＭＩＳ、１３０４はドレイン、ゲート及びソース
それぞれ第１のＢＪＴ１３０１のベース、第２の入力信
号１３１２及び電源１３３０に接続された第２のＰＭＩ
Ｓ、１３０５はドレイン及びゲートがそれぞれ第１のＢ
ＪＴ１３０１のベース、第１の入力信号１３１１に接続
された第１のＮＭＩＳ、１３０６はドレイン、ゲート及
びソースがそれぞれ第１のＮＭＩＳ１３０５のソース、
第２の入力信号１３１２及び第２のＢＪＴ１３０２のベ
ースに接続された第２のＮＭＩＳである。

【００５９】次に、この実施例の動作について説明す
る。

【００６０】ＰＭＩＳ１３０３がＯＮし、ＮＭＩＳ１３
０５がＯＦＦする電位が入力されると接点１３５０の電
位は電源１３３０まで上昇する。また接点１３４０の電
位はＮＭＩＳ１３０５がＯＦＦするため第２のＢＪＴ１
３０２がＯＦＦする電位まで下降する。出力１３２０の
電位は、接点１３５０の電源１３３０まで上昇するため
そのＶ_f落ちの電位となる。

【００６１】ＮＭＩＳ１３０５，１３０６がＯＮし、Ｐ
ＭＩＳ１３０３，１３０４がＯＦＦする電位が入力され
ると、接点１３５０と接点１３４０は導通され、接点１
３５０の電位は下降し、接点１３４０の電位は上昇し、
それぞれが同電位になって動作は止まる。この時に第２
のＢＪＴ１３０２がＯＮ状態となるようにＰＭＩＳ，Ｎ
ＭＩＳ，ＢＪＴのサイズを調整する。第２のＢＪＴ１３
０２がＯＮすることにより、出力１３２０の電位は下降
する。ＰＭＩＳ１３０３，１３０４がＯＦＦしているた
め第２のＢＪＴ１３０２のベース電流の供給はしだいに
なくなりＯＦＦする。第２のＢＪＴ１３０２のベース電
流と出力１３２０の負荷電流を調整することにより出力
１３２０の電位は、基準電位まで降下する。また接点１
３５０の電位は、第２のＢＪＴ１３０２がＯＦＦする電
位まで下降する。すなわち、この実施例では２入力のＮ
ＡＮＤ論理を有したレベル変換回路を実現できる。

【００６２】また請求項１の発明のＢｉＭＩＳ論理回路
の第２のＭＩＳトランジスタのしきい値電圧をマイナス
（ディプリーション型デバイス）とすることにより、図
１で示されたＰＭＩＳとＮＭＩＳに接続される入力信号
線を一本化することができ回路構成を簡単化できる。ま
た請求項２のＢｉＭＩＳ論理回路についても同様に、入
力信号線を一本化することができる。さらに請求項４，
５の発明のＭＩＳトランジスタのしきい値電圧を調整す
ることにより入力の論理振幅のレベルを変更できる。出
力の論理振幅のレベルは、電源と基準電位を調整するこ
とで変更できる。

【００６３】

【発明の効果】以上説明したように本発明は、出力段の
ＢＪＴのベース電位が常にＶ_f付近であるためベース電
流の微少な変化でＢＪＴをＯＮ，ＯＦＦできる。このた
め、従来のＢｉＣＭＩＳ，ＢｉＮＭＩＳ等の回路に見ら
れるような、入力信号振幅の低減に伴った自己遅延の増
大は現れない。したがって、３Ｖ以下の小振幅動作でも
高速動作する性能を得ることができる。このため０．５
μｍ以下の微細化デバイスを用いた高速回路を実現でき
る効果がある。また、ＬＳＩで本発明を使用することに
より、電源電圧の低下に見合った低消費電力化が図れ
る。そのうえ従来のＢｉＣＭＩＳ回路と比べ、第２のＢ
ＪＴはベースとコレクタが短絡していないためＶ_{e c}が
０Ｖ付近でもコレクタ電流は存在する。したがって出力
を基準電位まで引き下げることができる。

【００６４】さらに、従来の駆動回路にレベル変換機能
をもたせる構成とすることができ、独立して設けられて
いた従来のレベル変換回路を除去することができるの
で、遅延時間を短縮することができ、かつ消費電流を低
減することができる。また、論理型のレベル変換とする
ことができるので、従来の駆動回路の出力に接続される
論理ゲートまでも本発明内に取り込むことができ、さら
に遅延時間を短縮することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す回路図である。

【図２】本発明の第１の実施例の動作の説明図である。

【図３】本発明の第１の実施例の動作の説明図である。

【図４】本発明の第２の実施例を示す回路図である。

【図５】本発明の第２の実施例を更に具体化した第３の
実施例を示す回路図である。

【図６】本発明の第２の実施例を更に具体化した第４の
実施例を示す回路図である。

【図７】本発明の第５の実施例を示す回路図である。

【図８】本発明の第５の実施例の動作の説明図である。

【図９】本発明の第６の実施例を示す回路図である。

【図１０】本発明の第６の実施例の動作の説明図であ
る。

【図１１】本発明の第７の実施例を示す回路図である。

【図１２】本発明の第７の実施例を更に具体化した第８
の実施例を示す回路図である。

【図１３】本発明の第７の実施例を更に具体化した第
８、第９の実施例を示す回路図である。

【図１４】従来のＢＪＴ・ＣＭＩＳ論理回路の第１の例
を示す回路図である。

【図１５】第１の従来例の動作の説明図である。

【図１６】第１の従来例の動作の説明図である。

【図１７】従来のＢＪＴ・ＣＭＩＳ論理回路の第２の例
を示す回路図である。

【符号の説明】

１０１，１０２，４０１，４０２，５０１，５０２，６
０１，６０２，９０１，９０２，１１０１，１１０２，
１２０１，１２０２，１３０１，１３０２，１４０１，
１４０２，１７０１，１７０２ＢＪＴ１０３，１０４，５０３，５０４，５０５，５０６，６
０３，６０４，６０５，６０６，９０３，９０４，１２
０３，１２０４，１２０５，１２０６，１３０２，１３
０４，１３０５，１３０６，１４０３，１４０４，１４
０５，１４０６，１７０３，１７０４ＭＩＳトランジ
スタ１１０，１２０，５１１，５１２，５２１，５２２，６
１１，６１２，６２１，６２２，７１１，７１２，９１
０，１２１１，１２１２，１３１１，１３１２，１４１
１，１７１１入力信号４１０_{- 1}〜４１０_{- k}，４２０_{- 1}〜４２０_{- k}，１
１１０_{- 1}〜１１１０_{- k} ｋ入力の入力信号１３０，１５０，４３０，４５０，５３０，５５０，６
３０，６５０，７２１，７２２，７３１，７３２，９２
０，１１２０，１２２０，１３２０，１４２０，１７２
０出力端子１４０，４４０，５４０，６４０，９３０，１１３０，
１２３０，１３３０，１４３０，１７３０電源１６０，４６０，５６０，６６０，９４０，９５０，１
１４０，１１５０，１２４０，１２５０，１３４０，１
３５０接点４０３，４０４，１１０３，１１０４論理回路７０１，７０２ＢｉＭＩＳ論理回路１０１０，１０２０振幅

Claims

【特許請求の範囲】

【請求項１】コレクタが電源に、エミッタが第１の出
力に接続された第１のバイポーラトランジスタと、コレ
クタが上記第１の出力に、エミッタが基準電位に接続さ
れた第２のバイポーラトランジスタと、ドレインが上記
第１のバイポーラトランジスタのベースに接続され、ゲ
ートに第１の入力信号が印加され、ソースが電源に接続
された第１のＭＩＳトランジスタと、ドレインが上記第
１のバイポーラトランジスタのベースに接続され、ゲー
トに第２の入力信号が印加され、ソースが上記第２のバ
イポーラトランジスタのベースに接続された第２のＭＩ
Ｓトランジスタとを備え、上記第１のＭＩＳトランジス
タのドレインを第２の出力としたことを特徴とするＢｉ
ＭＩＳ論理回路。
【請求項２】請求項１の第１のＭＩＳトランジスタの
代わりに、第１の入力にｋ入力（ｋ≧２）の入力信号が
印加される第１の論理回路と、第２のＭＩＳトランジス
タの代わりに、第２の入力にｋ入力（ｋ≧２）の入力信
号が印加される第２の論理回路を備えることを特徴とす
るＢｉＭＩＳ論理回路。
【請求項３】請求項１または２のＢｉＭＩＳ論理回路
を複数段接続する際に、上記第１の出力は次段の上記第
１の入力に接続され、上記第２の出力は次段の上記第２
の入力に接続されることを特徴とするＢｉＭＩＳ論理回
路。
【請求項４】コレクタが電源に、エミッタが出力に接
続された第１のバイポーラトランジスタと、コレクタが
上記出力に、エミッタが基準電位に接続された第２のバ
イポーラトランジスタと、ドレインが上記第１のバイポ
ーラトランジスタのベースに接続され、ゲートに入力信
号が印加され、ソースが電源に接続された第１のＭＩＳ
トランジスタと、ドレインが上記第１のバイポーラトラ
ンジスタのベースに接続され、ゲートに上記入力信号が
印加され、ソースが上記第２のバイポーラトランジスタ
のベースに接続された第２のＭＩＳトランジスタとを備
えることを特徴とするＢｉＭＩＳ論理回路。
【請求項５】請求項４の第１のＭＩＳトランジスタの
代わりに、入力にｋ入力（ｋ≧２）の入力信号が印加さ
れる第１の論理回路と、第２のＭＩＳトランジスタの代
わりに、上記入力と同じｋ入力（ｋ≧２）の入力信号が
印加される第２の論理回路を備えることを特徴とするＢ
ｉＭＩＳ論理回路。の演算プロセッサ。