JPH07321636A - 電流スイッチング回路 - Google Patents
電流スイッチング回路Info
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- JPH07321636A JPH07321636A JP7144215A JP14421595A JPH07321636A JP H07321636 A JPH07321636 A JP H07321636A JP 7144215 A JP7144215 A JP 7144215A JP 14421595 A JP14421595 A JP 14421595A JP H07321636 A JPH07321636 A JP H07321636A
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- switching circuit
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Links
- 230000008878 coupling Effects 0.000 claims description 10
- 238000010168 coupling process Methods 0.000 claims description 10
- 238000005859 coupling reaction Methods 0.000 claims description 10
- 238000005516 engineering process Methods 0.000 claims description 3
- 230000005540 biological transmission Effects 0.000 description 22
- 238000006243 chemical reaction Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
- H03K17/163—Soft switching
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- Physics & Mathematics (AREA)
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- Logic Circuits (AREA)
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Abstract
(57)【要約】
【目的】 電流スイッチング回路（１０）は、上位また
は下位信号レベルの一方を有する入力信号を受信する。 【構成】 第１（６０）・第２（７０）トランジスタは
入力信号に応答して上位または下位信号レベルの間で出
力（１１５）をスイッチングする。第１高抵抗経路（８
０）は、ゲート（７５）を介して第１トランジスタ（６
０）と第１電位との間を選択的に結合する。第２高抵抗
経路（９０）は、ゲート（８５）を介して第２トランジ
スタ（７０）と第２電位との間を選択的に結合する。制
御入力（２０）によって、論理配置（２２）がゲート
（７５、８５）を制御し、それによって第１および第２
スイッチング速度で出力をスイッチングできるように、
第１（６０）・第２（７０）トランジスタに高抵抗経路
（８０、９０）を選択的に結合する。
は下位信号レベルの一方を有する入力信号を受信する。 【構成】 第１（６０）・第２（７０）トランジスタは
入力信号に応答して上位または下位信号レベルの間で出
力（１１５）をスイッチングする。第１高抵抗経路（８
０）は、ゲート（７５）を介して第１トランジスタ（６
０）と第１電位との間を選択的に結合する。第２高抵抗
経路（９０）は、ゲート（８５）を介して第２トランジ
スタ（７０）と第２電位との間を選択的に結合する。制
御入力（２０）によって、論理配置（２２）がゲート
（７５、８５）を制御し、それによって第１および第２
スイッチング速度で出力をスイッチングできるように、
第１（６０）・第２（７０）トランジスタに高抵抗経路
（８０、９０）を選択的に結合する。
Description
【０００１】
【産業上の利用分野】本発明は電流スイッチング回路に
関する。
関する。
【０００２】
【従来の技術】半導体素子に組み込まれる電流スイッチ
ング回路は、ハイとロー状態との間で素子の出力を切り
替える。通常、電流スイッチング回路は、周知のプッシ
ュプル型の２つのトランジスタのスイッチを制御する。
ング回路は、ハイとロー状態との間で素子の出力を切り
替える。通常、電流スイッチング回路は、周知のプッシ
ュプル型の２つのトランジスタのスイッチを制御する。
【０００３】トランジスタがスイッチングする際に発生
する電流スイッチングノイズ（電流スパイク）は、特に
多くのラインが同時にスイッチングされるパラレル・マ
ルチライン・データ・パス（ｐａｒａｌｌｅｌ ｍｕｌ
ｔｉｌｉｎｅ ｄａｔａ ｐａｔｈ）の場合のように複
数の出力が同時にスイッチングされると、素子に問題を
引き起こす。
する電流スイッチングノイズ（電流スパイク）は、特に
多くのラインが同時にスイッチングされるパラレル・マ
ルチライン・データ・パス（ｐａｒａｌｌｅｌ ｍｕｌ
ｔｉｌｉｎｅ ｄａｔａ ｐａｔｈ）の場合のように複
数の出力が同時にスイッチングされると、素子に問題を
引き起こす。
【０００４】電流スイッチング回路はトランジスタのス
ルーレート（電圧−時間の傾き）を低下させると、電流
スパイクの大きさが減少することは知られている。しか
し、これは出力のスイッチング速度も減少させてしま
う。それゆえ、既知のスイッチング回路を使用する設計
者は、低速か雑音の多いスイッチング回路かの選択を迫
られる。
ルーレート（電圧−時間の傾き）を低下させると、電流
スパイクの大きさが減少することは知られている。しか
し、これは出力のスイッチング速度も減少させてしま
う。それゆえ、既知のスイッチング回路を使用する設計
者は、低速か雑音の多いスイッチング回路かの選択を迫
られる。
【０００５】
【解決すべき課題】本発明は、上記に述べた不利益を軽
減する電流スイッチング回路を提供するものである。
減する電流スイッチング回路を提供するものである。
【０００６】
【課題を解決するための手段】本発明は、出力；上位ま
たは下位信号レベルの一方を有する入力信号を受信する
入力；前記入力信号に依存して第１と第２信号レベルと
の間で前記出力をスイッチングするために、前記入力信
号に応答する第１および第２電流スイッチング手段；前
記第１スイッチング手段と第１電位との間を選択的に結
合する第１高抵抗経路；前記第２スイッチング手段と第
２電位との間を選択的に結合する第２高抵抗経路；前記
第１・第２電流スイッチング手段および前記第１および
第２高抵抗経路に結合され、制御信号に応答してその間
の選択的結合の制御を提供するための制御手段であっ
て、前記制御手段は前記制御信号に依存して各高抵抗経
路を各電流スイッチング手段に選択的に結合し、前記各
高抵抗経路が前記各電流スイッチング手段に結合される
か否かによって少なくとも２つのスイッチング速度で前
記出力がスイッチングされる制御手段；から構成される
電流スイッチング回路である。
たは下位信号レベルの一方を有する入力信号を受信する
入力；前記入力信号に依存して第１と第２信号レベルと
の間で前記出力をスイッチングするために、前記入力信
号に応答する第１および第２電流スイッチング手段；前
記第１スイッチング手段と第１電位との間を選択的に結
合する第１高抵抗経路；前記第２スイッチング手段と第
２電位との間を選択的に結合する第２高抵抗経路；前記
第１・第２電流スイッチング手段および前記第１および
第２高抵抗経路に結合され、制御信号に応答してその間
の選択的結合の制御を提供するための制御手段であっ
て、前記制御手段は前記制御信号に依存して各高抵抗経
路を各電流スイッチング手段に選択的に結合し、前記各
高抵抗経路が前記各電流スイッチング手段に結合される
か否かによって少なくとも２つのスイッチング速度で前
記出力がスイッチングされる制御手段；から構成される
電流スイッチング回路である。
【０００７】好適には、前記各第１・第２スイッチング
手段と前記第１・第２電位との間を選択的に結合する少
なくとももう１つの補助高抵抗経路をさらに包含する前
記電流スイッチング回路であって、前記制御手段がそれ
らの前記選択的結合を制御し、前記第１・第２電流スイ
ッチング手段が少なくとも３つのスイッチング速度で前
記出力をスイッチングする請求項１記載の電流スイッチ
ング回路である。
手段と前記第１・第２電位との間を選択的に結合する少
なくとももう１つの補助高抵抗経路をさらに包含する前
記電流スイッチング回路であって、前記制御手段がそれ
らの前記選択的結合を制御し、前記第１・第２電流スイ
ッチング手段が少なくとも３つのスイッチング速度で前
記出力をスイッチングする請求項１記載の電流スイッチ
ング回路である。
【０００８】前記第１・第２電流スイッチング手段が、
プルアップ型およびプルダウン型のトランジスタからそ
れぞれ構成されることが好ましい。前記抵抗経路が、ダ
イオード接続トランジスタから構成されることが好まし
い。前記電流スイッチング回路は、ＭＯＳ技術で加工さ
れることが好ましい。
プルアップ型およびプルダウン型のトランジスタからそ
れぞれ構成されることが好ましい。前記抵抗経路が、ダ
イオード接続トランジスタから構成されることが好まし
い。前記電流スイッチング回路は、ＭＯＳ技術で加工さ
れることが好ましい。
【０００９】この方法では、標準および低速モードで動
作する電流スイッチング回路が提供され、この標準スイ
ッチング速度と低速スイッチング速度は低電流ノイズで
動作する。
作する電流スイッチング回路が提供され、この標準スイ
ッチング速度と低速スイッチング速度は低電流ノイズで
動作する。
【００１０】
【実施例】図１は電流スイッチング回路１０を示す。こ
の回路１０のデータ入力端子１５は、ハイまたはロー状
態のいずれか一方になるように配列されたデータ信号を
受信するために結合される。制御入力端子２０は、後に
詳しく説明する制御信号を受信するために結合される。
の回路１０のデータ入力端子１５は、ハイまたはロー状
態のいずれか一方になるように配列されたデータ信号を
受信するために結合される。制御入力端子２０は、後に
詳しく説明する制御信号を受信するために結合される。
【００１１】前記回路１０の論理配置２２は、データ入
力端子１５と制御入力端子２０に結合された２つの入力
および出力Ｃ１を有するＡＮＤ（論理）ゲート２５を含
む。この配置２２の第１ＮＯＴゲート３０は、Ｃ１に結
合する入力と閉出力（ｂａｒｒｅｄ ｏｕｔｐｕｔ）Ｃ
１Ｂを有する。従って、出力Ｃ１ とＣ１Ｂは相互に排
他的である。
力端子１５と制御入力端子２０に結合された２つの入力
および出力Ｃ１を有するＡＮＤ（論理）ゲート２５を含
む。この配置２２の第１ＮＯＴゲート３０は、Ｃ１に結
合する入力と閉出力（ｂａｒｒｅｄ ｏｕｔｐｕｔ）Ｃ
１Ｂを有する。従って、出力Ｃ１ とＣ１Ｂは相互に排
他的である。
【００１２】第２ＮＯＴゲート３５は、制御入力端子２
０に結合する入力と出力Ｃ０を有する。第３ＮＯＴゲー
ト４０は、出力Ｃ０に結合した入力と閉出力Ｃ０Ｂを有
する。従って、出力Ｃ０とＣ０Ｂとは相互に排他的であ
る。ＮＯＲゲート４５はＣ０とＣ１に結合する２つの入
力および出力Ｃ２を有する。第４ＮＯＴゲート５０は出
力Ｃ２に結合し、閉出力Ｃ２Ｂを有する。従って、前記
の場合と同様に出力Ｃ２とＣ２Ｂは相互に排他的であ
る。
０に結合する入力と出力Ｃ０を有する。第３ＮＯＴゲー
ト４０は、出力Ｃ０に結合した入力と閉出力Ｃ０Ｂを有
する。従って、出力Ｃ０とＣ０Ｂとは相互に排他的であ
る。ＮＯＲゲート４５はＣ０とＣ１に結合する２つの入
力および出力Ｃ２を有する。第４ＮＯＴゲート５０は出
力Ｃ２に結合し、閉出力Ｃ２Ｂを有する。従って、前記
の場合と同様に出力Ｃ２とＣ２Ｂは相互に排他的であ
る。
【００１３】ＰＭＯＳトランジスタ６０は制御端子と２
つの導電端子を有する。この制御端子は第１トランスミ
ッション・ゲート５５を介してデータ入力端子１５に結
合される。この第１トランスミッション・ゲート５５は
周知の相補型の２つのトランジスタから構成される。こ
の２つのトランジスタは出力Ｃ０とＣ０Ｂとにそれぞれ
結合された制御入力端子を有する。ＰＭＯＳトランジス
タ６０の２つの導電端子は、電源電圧ＶDDと出力端子１
１５とそれぞれ結合される。従って、ＰＭＯＳトランジ
スタ６０はプルアップ型で使用され、電源電圧ＶDDを出
力端子１１５に選択的に結合する。
つの導電端子を有する。この制御端子は第１トランスミ
ッション・ゲート５５を介してデータ入力端子１５に結
合される。この第１トランスミッション・ゲート５５は
周知の相補型の２つのトランジスタから構成される。こ
の２つのトランジスタは出力Ｃ０とＣ０Ｂとにそれぞれ
結合された制御入力端子を有する。ＰＭＯＳトランジス
タ６０の２つの導電端子は、電源電圧ＶDDと出力端子１
１５とそれぞれ結合される。従って、ＰＭＯＳトランジ
スタ６０はプルアップ型で使用され、電源電圧ＶDDを出
力端子１１５に選択的に結合する。
【００１４】同様に、ＮＭＯＳトランジスタ７０は制御
端子と２つの導電端子を有する。この制御端子は第２ト
ランスミッション・ゲート６５を介してデータ入力端子
１５に結合される。この第２トランスミッション・ゲー
ト６５は第１トランスミッションゲート５５と同一構成
であり、制御入力が前記出力ＣＯとＣ０Ｂとにそれぞれ
結合された２つのトランジスタを有する。ＮＭＯＳトラ
ンジスタ７０の２つの導電性端子は、接地ＶSSと出力端
子１１５にそれぞれ結合される。従って、ＮＭＯＳトラ
ンジスタ７０はプルダウン型で使用され、接地ＶSSを出
力端子１１５に選択的に結合する。
端子と２つの導電端子を有する。この制御端子は第２ト
ランスミッション・ゲート６５を介してデータ入力端子
１５に結合される。この第２トランスミッション・ゲー
ト６５は第１トランスミッションゲート５５と同一構成
であり、制御入力が前記出力ＣＯとＣ０Ｂとにそれぞれ
結合された２つのトランジスタを有する。ＮＭＯＳトラ
ンジスタ７０の２つの導電性端子は、接地ＶSSと出力端
子１１５にそれぞれ結合される。従って、ＮＭＯＳトラ
ンジスタ７０はプルダウン型で使用され、接地ＶSSを出
力端子１１５に選択的に結合する。
【００１５】ＰＭＯＳトランジスタ６０の制御端子は、
第３トランスミッション・ゲート７５を介し、ダイオー
ド接続トランジスタ８０を通して接地ＶSSにさらに結合
される。第３トランスミッション・ゲート７５は出力Ｃ
２とＣ２Ｂとに結合する制御入力を有する。
第３トランスミッション・ゲート７５を介し、ダイオー
ド接続トランジスタ８０を通して接地ＶSSにさらに結合
される。第３トランスミッション・ゲート７５は出力Ｃ
２とＣ２Ｂとに結合する制御入力を有する。
【００１６】同様に、ＮＭＯＳトランジスタ７０の制御
端子は、第４トランスミッション・ゲート８５を介し、
ダイオード接続型の第２トランジスタ９０を通して電源
電圧ＶDDに結合される。第４トランスミッション・ゲー
ト８５は出力Ｃ１とＣ１Ｂとに結合する制御入力を有す
る。
端子は、第４トランスミッション・ゲート８５を介し、
ダイオード接続型の第２トランジスタ９０を通して電源
電圧ＶDDに結合される。第４トランスミッション・ゲー
ト８５は出力Ｃ１とＣ１Ｂとに結合する制御入力を有す
る。
【００１７】ＰＭＯＳトランジスタ６０の制御端子は、
第５トランスミッション・ゲート９５を介してプルアッ
プ型の第３トランジスタ１００にさらに結合される。第
５トランスミッション・ゲート９５は出力Ｃ１とＣ１Ｂ
とに結合する制御入力を有する。
第５トランスミッション・ゲート９５を介してプルアッ
プ型の第３トランジスタ１００にさらに結合される。第
５トランスミッション・ゲート９５は出力Ｃ１とＣ１Ｂ
とに結合する制御入力を有する。
【００１８】同様にＮＭＯＳトランジスタ７０の制御端
子は、第６トランスミッション・ゲート１０５を介して
プルダウン型の第４トランジスタ１１０にさらに結合さ
れる。第６トランスミッション・ゲート１０５は出力Ｃ
２とＣ２Ｂとに結合する制御入力を有する。
子は、第６トランスミッション・ゲート１０５を介して
プルダウン型の第４トランジスタ１１０にさらに結合さ
れる。第６トランスミッション・ゲート１０５は出力Ｃ
２とＣ２Ｂとに結合する制御入力を有する。
【００１９】動作中、データ入力端子によって受信され
たデータ信号は、通常ハイとロー状態の間でスイッチン
グする。回路１０は、制御入力端子２０の制御信号の値
によって、低速または標準モードのいずれかで働くよう
に設定される。第１の場合は、制御信号がロー状態で、
回路１０が標準モードである。
たデータ信号は、通常ハイとロー状態の間でスイッチン
グする。回路１０は、制御入力端子２０の制御信号の値
によって、低速または標準モードのいずれかで働くよう
に設定される。第１の場合は、制御信号がロー状態で、
回路１０が標準モードである。
【００２０】次の真理値表は、ゲート２５、３０、３
５、４０、４５、５０の前記論理回路網から導き出せる
出力Ｃ０，Ｃ１，Ｃ２の値を示す。
５、４０、４５、５０の前記論理回路網から導き出せる
出力Ｃ０，Ｃ１，Ｃ２の値を示す。
【００２１】第１・第２トランスミッション・ゲート５
５および６５は、（出力Ｃ０の値によって）このモード
の間はそれぞれ不変にオンである。逆に、その他のトラ
ンスミッション・ゲートは標準モードでは不変にオフで
ある。
５および６５は、（出力Ｃ０の値によって）このモード
の間はそれぞれ不変にオンである。逆に、その他のトラ
ンスミッション・ゲートは標準モードでは不変にオフで
ある。
【００２２】従って、ＰＭＯＳトランジスタ６０とＮＭ
ＯＳトランジスタ７０の制御端子はデータ信号から直接
給電され、出力端子１１５は、標準にスイッチングされ
た出力信号（図２の線１３０）を受信する。出力信号１
３０は、データ入力端子１５のデータ信号に対して反転
である。
ＯＳトランジスタ７０の制御端子はデータ信号から直接
給電され、出力端子１１５は、標準にスイッチングされ
た出力信号（図２の線１３０）を受信する。出力信号１
３０は、データ入力端子１５のデータ信号に対して反転
である。
【００２３】プル電流スパイク１４０とプッシュ電流ス
パイク１５０が前記標準モードのスイッチングに連動
し、寄生インダクタンスに起因して出力端子１１５およ
びＶDD・ＶSS線上にノイズを起こす。
パイク１５０が前記標準モードのスイッチングに連動
し、寄生インダクタンスに起因して出力端子１１５およ
びＶDD・ＶSS線上にノイズを起こす。
【００２４】第２の場合は、制御信号がハイ状態で、回
路１０が低速モードである。第１および第２トランスミ
ッション・ゲート５５および６５は、（出力Ｃ０の値に
よって）このモードの間はそれぞれ不変にオフである。
残りのトランスミッション・ゲート７５、８５、９５、
１０５は、前記データ信号の状態に依存する。もしデー
タ信号がローの場合は、Ｃ１はロー（ゲート８５・９５
がオフ）で、Ｃ２がハイ（ゲート７５・１０５がオン）
となる。もしデータ信号がハイの場合は、ゲート７５、
８５、９５、１０５が反対の状態となり、Ｃ１がハイ
で、Ｃ２がローとなる。
路１０が低速モードである。第１および第２トランスミ
ッション・ゲート５５および６５は、（出力Ｃ０の値に
よって）このモードの間はそれぞれ不変にオフである。
残りのトランスミッション・ゲート７５、８５、９５、
１０５は、前記データ信号の状態に依存する。もしデー
タ信号がローの場合は、Ｃ１はロー（ゲート８５・９５
がオフ）で、Ｃ２がハイ（ゲート７５・１０５がオン）
となる。もしデータ信号がハイの場合は、ゲート７５、
８５、９５、１０５が反対の状態となり、Ｃ１がハイ
で、Ｃ２がローとなる。
【００２５】データ信号変換の状態がローからハイにな
ると、ＮＭＯＳトランジスタ７０は、ＮＭＯＳトランジ
スタ７０の制御端子をトランジスタ１１０に結合するト
ランスミッション・ゲート１０５の働きによって、初め
にオフとなる。
ると、ＮＭＯＳトランジスタ７０は、ＮＭＯＳトランジ
スタ７０の制御端子をトランジスタ１１０に結合するト
ランスミッション・ゲート１０５の働きによって、初め
にオフとなる。
【００２６】逆に、ＰＭＯＳトランジスタ６０は、ＰＭ
ＯＳトランジスタ６０の制御端子をダイオード接続型ト
ランジスタ８０に結合するトランスミッション・ゲート
７５の働きによって、初めにオンとなる。もし変換が生
じると、出力Ｃ２はローとなり、出力Ｃ１はハイとな
る。それゆえ、トランスミッション・ゲート７５・１０
５はターンオフとなり、トランスミッション・ゲート８
５・９５はターンオンとなる。
ＯＳトランジスタ６０の制御端子をダイオード接続型ト
ランジスタ８０に結合するトランスミッション・ゲート
７５の働きによって、初めにオンとなる。もし変換が生
じると、出力Ｃ２はローとなり、出力Ｃ１はハイとな
る。それゆえ、トランスミッション・ゲート７５・１０
５はターンオフとなり、トランスミッション・ゲート８
５・９５はターンオンとなる。
【００２７】従って、ＮＭＯＳトランジスタ７０の制御
端子は、ダイオード接続トランジスタ９０に結合され、
この制御端子とＶDD間に非常に大きなインピーダンスを
与える。同時に、ＰＭＯＳトランジスタ６０の制御端子
は前記トランジスタ１００に結合される。
端子は、ダイオード接続トランジスタ９０に結合され、
この制御端子とＶDD間に非常に大きなインピーダンスを
与える。同時に、ＰＭＯＳトランジスタ６０の制御端子
は前記トランジスタ１００に結合される。
【００２８】従って、ＰＭＯＳトランジスタ６０は、非
常に高速でターンオフされ、一方ＮＭＯＳトランジスタ
７０は比較的低速でターンオンされる。これにより前記
出力端子１１５に浅い傾斜波１２０の出力信号を起こ
す。さらに、トランジスタ６０・７０の伝導が同時に起
こるため、出力端子１１５の領域にＰＭＯＳトランジス
タ６０がプルアップできる十分な残留電流が残らない。
それゆえ、標準モードの場合のように電流は消費されな
い。
常に高速でターンオフされ、一方ＮＭＯＳトランジスタ
７０は比較的低速でターンオンされる。これにより前記
出力端子１１５に浅い傾斜波１２０の出力信号を起こ
す。さらに、トランジスタ６０・７０の伝導が同時に起
こるため、出力端子１１５の領域にＰＭＯＳトランジス
タ６０がプルアップできる十分な残留電流が残らない。
それゆえ、標準モードの場合のように電流は消費されな
い。
【００２９】ハイからローへのデータ信号変換の状態に
おいても、同様な手順が発生し、ＮＭＯＳトランジスタ
７０が非常に高速でターンオフされ、ＰＭＯＳトランジ
スタ６０が比較的低速でターンオンされ、浅い傾斜波１
６０を起こす。
おいても、同様な手順が発生し、ＮＭＯＳトランジスタ
７０が非常に高速でターンオフされ、ＰＭＯＳトランジ
スタ６０が比較的低速でターンオンされ、浅い傾斜波１
６０を起こす。
【００３０】このようにして、回路１０は、高速である
が電圧スパイクを起こす標準モードと、標準モードより
低速であるが標準モードの電圧スパイクを実質的に防止
する低速モードの２つの動作モードを有する。
が電圧スパイクを起こす標準モードと、標準モードより
低速であるが標準モードの電圧スパイクを実質的に防止
する低速モードの２つの動作モードを有する。
【００３１】上記に述べたものの他の実施例が達成でき
ることを理解されたい。例えば、ダイオード型トランジ
スタ８０・９０に異なったインピーダンスを有するトラ
ンジスタをさらに加えることによって、このインピーダ
ンスによって異なった傾斜の傾斜波をそれぞれ有する複
数の異なった低速モードを達成することが可能である。
ることを理解されたい。例えば、ダイオード型トランジ
スタ８０・９０に異なったインピーダンスを有するトラ
ンジスタをさらに加えることによって、このインピーダ
ンスによって異なった傾斜の傾斜波をそれぞれ有する複
数の異なった低速モードを達成することが可能である。
【００３２】さらに、前記変換ゲートおよびトランジス
タは、ＭＯＳ技術を他の技術、例えばバイポーラ技術で
行うことも可能である。
タは、ＭＯＳ技術を他の技術、例えばバイポーラ技術で
行うことも可能である。
本発明の典型的な実施例に関する図である。
【図１】 本発明による電流スイッチング回路の好適実
施例を示す。
施例を示す。
【図２】 図１の前記電流スイッチング回路の動作の典
型的なグラフを示す。
型的なグラフを示す。
１０．電流スイッチング回路 １５．データ入力端子 ２０．制御入力端子 ２２．論理配置 ６０．７０．８０．９０．１００．１１０．トランジス
タ ５５．６５．７５．８５．９５．１０５．トランスミッ
ションゲート
タ ５５．６５．７５．８５．９５．１０５．トランスミッ
ションゲート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/687 19/003 Ｚ
Claims (5)
- 【請求項１】 電流スイッチング回路であって：出力；
上位または下位信号レベルの一方を有する入力信号を受
信する入力；前記入力信号に依存して第１と第２信号レ
ベルとの間で前記出力をスイッチングするために、前記
入力信号に応答する第１および第２電流スイッチング手
段；前記第１スイッチング手段と第１電位との間を選択
的に結合する第１高抵抗経路；前記第２スイッチング手
段と第２電位との間を選択的に結合する第２高抵抗経
路；および前記第１・第２電流スイッチング手段および
前記第１および第２高抵抗経路に結合され、制御信号に
応答してその間の選択的結合の制御を提供するための制
御手段であって、前記制御手段は前記制御信号に依存し
て各高抵抗経路を各電流スイッチング手段に選択的に結
合し、前記各高抵抗経路が前記各電流スイッチング手段
に結合されるか否かによって少なくとも２つのスイッチ
ング速度で前記出力がスイッチングされる制御手段；か
ら構成される電流スイッチング回路。 - 【請求項２】 前記各第１・第２スイッチング手段と前
記第１・第２電位との間を選択的に結合する少なくとも
もう１つの補助高抵抗経路をさらに包含する前記電流ス
イッチング回路であって、前記制御手段がそれらの前記
選択的結合を制御し、前記第１・第２電流スイッチング
手段が少なくとも３つのスイッチング速度で前記出力を
スイッチングする請求項１記載の電流スイッチング回
路。 - 【請求項３】 前記第１・第２電流スイッチング手段
が、プルアップ型およびプルダウン型のトランジスタか
らそれぞれ構成される請求項１または請求項２記載の電
流スイッチング回路。 - 【請求項４】 前記抵抗経路が、ダイオード接続トラン
ジスタから構成される請求項１ないし請求項３記載の電
流スイッチング回路。 - 【請求項５】 ＭＯＳ技術で製造される請求項１ないし
請求項３記載の電流スイッチング回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9410087.2 | 1994-05-19 | ||
| GB9410087A GB2289808A (en) | 1994-05-19 | 1994-05-19 | CMOS driver with programmable switching speed |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07321636A true JPH07321636A (ja) | 1995-12-08 |
Family
ID=10755423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7144215A Pending JPH07321636A (ja) | 1994-05-19 | 1995-05-19 | 電流スイッチング回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5598107A (ja) |
| EP (1) | EP0683564B1 (ja) |
| JP (1) | JPH07321636A (ja) |
| DE (1) | DE69501285T2 (ja) |
| GB (1) | GB2289808A (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6420913B1 (en) | 1999-09-20 | 2002-07-16 | Sun Microsystems, Inc. | Dynamic termination logic driver with improved impedance control |
| US6297677B1 (en) | 1999-09-20 | 2001-10-02 | Sun Microsystems, Inc. | Method for a dynamic termination logic driver with improved slew rate control |
| US6294924B1 (en) | 1999-09-20 | 2001-09-25 | Sun Microsystems, Inc. | Dynamic termination logic driver with improved slew rate control |
| US7276954B2 (en) * | 2002-06-26 | 2007-10-02 | Kabushiki Kaisha Toyota Jidoshokki | Driver for switching device |
| US7187206B2 (en) | 2003-10-30 | 2007-03-06 | International Business Machines Corporation | Power savings in serial link transmitters |
| JP5108895B2 (ja) | 2006-12-15 | 2012-12-26 | ナソフレックス ビー．ブイ． | 蘇生装置及び蘇生のための方法 |
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Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4882507B1 (en) * | 1987-07-31 | 1993-03-16 | Output circuit of semiconductor integrated circuit device | |
| US4859870A (en) * | 1987-10-14 | 1989-08-22 | Lsi Logic Incorporated | Two-mode driver circuit |
| DE3855431T2 (de) * | 1987-10-14 | 1996-11-21 | Lsi Logic Corp | Zwei moden treiberschaltung |
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-
1994
- 1994-05-19 GB GB9410087A patent/GB2289808A/en not_active Withdrawn
-
1995
- 1995-04-13 EP EP95105615A patent/EP0683564B1/en not_active Expired - Lifetime
- 1995-04-13 DE DE69501285T patent/DE69501285T2/de not_active Expired - Fee Related
- 1995-05-05 US US08/435,602 patent/US5598107A/en not_active Expired - Fee Related
- 1995-05-19 JP JP7144215A patent/JPH07321636A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0683564A1 (en) | 1995-11-22 |
| DE69501285T2 (de) | 1998-06-18 |
| EP0683564B1 (en) | 1997-12-29 |
| US5598107A (en) | 1997-01-28 |
| DE69501285D1 (de) | 1998-02-05 |
| GB9410087D0 (en) | 1994-07-06 |
| GB2289808A (en) | 1995-11-29 |
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| JPH05326863A (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041026 |
|
| A131 | Notification of reasons for refusal |
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|
| A02 | Decision of refusal |
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