JPH0669783A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0669783A JPH0669783A JP4221245A JP22124592A JPH0669783A JP H0669783 A JPH0669783 A JP H0669783A JP 4221245 A JP4221245 A JP 4221245A JP 22124592 A JP22124592 A JP 22124592A JP H0669783 A JPH0669783 A JP H0669783A
- Authority
- JP
- Japan
- Prior art keywords
- output
- transistor
- cmos
- transistors
- input signals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 動作の高速化を図ったＢｉ−ＣＭＯＳ回路を
備えた半導体集積回路装置を提供する。 【構成】 複数のＢｉ−ＣＭＯＳ構成の電源電圧側出力
トランジスタのエミッタを共通接続してワイヤード論理
構成にするか、複数のＢｉ−ＣＭＯＳ構成の接地電位側
の出力トランジスタを共通接続してコレクタドット構成
にして、他方のトランジスタをそれに対応した論理ブロ
ックにより相補的にスイッチ制御する。 【効果】 ファンイン数に無関係にＣＭＯＳ論理段が１
段により構成できるから、その分動作の高速化を図るこ
とができる。
備えた半導体集積回路装置を提供する。 【構成】 複数のＢｉ−ＣＭＯＳ構成の電源電圧側出力
トランジスタのエミッタを共通接続してワイヤード論理
構成にするか、複数のＢｉ−ＣＭＯＳ構成の接地電位側
の出力トランジスタを共通接続してコレクタドット構成
にして、他方のトランジスタをそれに対応した論理ブロ
ックにより相補的にスイッチ制御する。 【効果】 ファンイン数に無関係にＣＭＯＳ論理段が１
段により構成できるから、その分動作の高速化を図るこ
とができる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路装置
に関するもので、例えば、コンプリメンタリプッシュプ
ル出力回路と、それを駆動するＣＭＯＳ論理回路からな
るバイポーラＣＭＯＳ（以下、Ｂｉ−ＣＭＯＳと略す）
回路を含むものに利用して特に有効な技術に関するもの
である。
に関するもので、例えば、コンプリメンタリプッシュプ
ル出力回路と、それを駆動するＣＭＯＳ論理回路からな
るバイポーラＣＭＯＳ（以下、Ｂｉ−ＣＭＯＳと略す）
回路を含むものに利用して特に有効な技術に関するもの
である。
【０００２】
【従来の技術】ＮＰＮトランジスタとＰＮＰトランジス
タからなるコンプリメンタリプッシュプル出力回路をＣ
ＭＯＳ論理回路で駆動するようなＢｉ−ＣＭＯＳ回路が
ある。このようなＢｉ−ＣＭＯＳ回路に関しては、例え
ば培風館発行『ＣＭＯＳ超ＬＳＩの設計』飯塚哲哉編の
頁２７、頁６５〜６８がある。
タからなるコンプリメンタリプッシュプル出力回路をＣ
ＭＯＳ論理回路で駆動するようなＢｉ−ＣＭＯＳ回路が
ある。このようなＢｉ−ＣＭＯＳ回路に関しては、例え
ば培風館発行『ＣＭＯＳ超ＬＳＩの設計』飯塚哲哉編の
頁２７、頁６５〜６８がある。
【０００３】
【発明が解決しようとする課題】Ｂｉ−ＣＭＯＳ回路に
おいて、高負荷配線をＡＮＤ−ＯＲ論理により駆動する
場合、一般的には図４に示すようにＣＭＯＳ回路による
ナンド（ＮＡＮＤ）ゲート回路Ｇ１とＧ２を前段に設
け、その出力により２入力ナンド回路を駆動する。この
構成では、論理段数が増加して動作速度が遅くなるとい
う問題が生じる。
おいて、高負荷配線をＡＮＤ−ＯＲ論理により駆動する
場合、一般的には図４に示すようにＣＭＯＳ回路による
ナンド（ＮＡＮＤ）ゲート回路Ｇ１とＧ２を前段に設
け、その出力により２入力ナンド回路を駆動する。この
構成では、論理段数が増加して動作速度が遅くなるとい
う問題が生じる。
【０００４】この発明の目的は、動作の高速化を図った
Ｂｉ−ＣＭＯＳ回路を備えた半導体集積回路装置を提供
することにある。この発明の前記ならびにそのほかの目
的と新規な特徴は、本明細書の記述および添付図面から
明らかになるであろう。
Ｂｉ−ＣＭＯＳ回路を備えた半導体集積回路装置を提供
することにある。この発明の前記ならびにそのほかの目
的と新規な特徴は、本明細書の記述および添付図面から
明らかになるであろう。
【０００５】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、複数のＢｉ−ＣＭＯＳ構成の
電源電圧側出力トランジスタのエミッタを共通接続して
ワイヤード論理構成にするか、複数のＢｉ−ＣＭＯＳ構
成の接地電位側の出力トランジスタを共通接続してコレ
クタドット構成にして、他方のトランジスタをそれに対
応した論理ブロックにより相補的にスイッチ制御する。
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、複数のＢｉ−ＣＭＯＳ構成の
電源電圧側出力トランジスタのエミッタを共通接続して
ワイヤード論理構成にするか、複数のＢｉ−ＣＭＯＳ構
成の接地電位側の出力トランジスタを共通接続してコレ
クタドット構成にして、他方のトランジスタをそれに対
応した論理ブロックにより相補的にスイッチ制御する。
【０００６】
【作用】上記手段によれば、ファンイン数に無関係にＣ
ＭＯＳ論理段が１段により構成できるから、その分動作
の高速化を図ることができる。
ＭＯＳ論理段が１段により構成できるから、その分動作
の高速化を図ることができる。
【０００７】
【実施例】図１には、この発明に係るＢｉ−ＣＭＯＳ回
路の一実施例の回路図が示されている。同図の各回路素
子は、一定の回路機能を実現する他の回路素子とともに
公知のＢｉ−ＣＭＯＳ技術により、単結晶シリコンのよ
うな１個の半導体基板上に形成される。回路図におい
て、そのチャンネル（バックゲート）部に矢印が付され
るＭＯＳＦＥＴはＰチャンネル型であって、矢印の付さ
れないＮチャンネルＭＯＳＦＥＴと区別される。
路の一実施例の回路図が示されている。同図の各回路素
子は、一定の回路機能を実現する他の回路素子とともに
公知のＢｉ−ＣＭＯＳ技術により、単結晶シリコンのよ
うな１個の半導体基板上に形成される。回路図におい
て、そのチャンネル（バックゲート）部に矢印が付され
るＭＯＳＦＥＴはＰチャンネル型であって、矢印の付さ
れないＮチャンネルＭＯＳＦＥＴと区別される。
【０００８】この実施例では、全部で４入力のＡＮＤ−
ＯＲ論理機能を持つＢｉ−ＣＭＯＳ回路に向けられてい
る。Ｐチャンネル型ＭＯＳＦＥＴＱ１とＱ２は、並列形
態に接続されて、それぞれのゲートには入力信号ＩＮ１
とＩＮ２が供給される。また、Ｎチャンネル型ＭＯＳＦ
ＥＴＱ３とＱ４は、直列形態にされて、それぞれのゲー
トには入力信号ＩＮ１とＩＮ２が供給される。すなわ
ち、一方のＰチャンネル型ＭＯＳＦＥＴＱ１とＮチャン
ネル型ＭＯＳＦＥＴＱ３のゲートには、入力信号ＩＮ１
が共通に供給され、他方のＰチャンネル型ＭＯＳＦＥＴ
Ｑ２とＮチャンネル型ＭＯＳＦＥＴＱ４のゲートには、
入力信号ＩＮ２が共通に供給される。このアンドゲート
回路Ｇ１の出力信号は、電源電圧側の出力トランジスタ
Ｔ１のベースに供給される。
ＯＲ論理機能を持つＢｉ−ＣＭＯＳ回路に向けられてい
る。Ｐチャンネル型ＭＯＳＦＥＴＱ１とＱ２は、並列形
態に接続されて、それぞれのゲートには入力信号ＩＮ１
とＩＮ２が供給される。また、Ｎチャンネル型ＭＯＳＦ
ＥＴＱ３とＱ４は、直列形態にされて、それぞれのゲー
トには入力信号ＩＮ１とＩＮ２が供給される。すなわ
ち、一方のＰチャンネル型ＭＯＳＦＥＴＱ１とＮチャン
ネル型ＭＯＳＦＥＴＱ３のゲートには、入力信号ＩＮ１
が共通に供給され、他方のＰチャンネル型ＭＯＳＦＥＴ
Ｑ２とＮチャンネル型ＭＯＳＦＥＴＱ４のゲートには、
入力信号ＩＮ２が共通に供給される。このアンドゲート
回路Ｇ１の出力信号は、電源電圧側の出力トランジスタ
Ｔ１のベースに供給される。
【０００９】残りの２入力信号ＩＮ３とＩＮ４に対応し
て上記と同様なＭＯＳＦＥＴＱ５〜Ｑ８からなるＣＭＯ
Ｓ構成のナンドゲート回路Ｇ２が設けられ、その出力信
号によって、電源電圧側の出力トランジスタＴ２が駆動
される。そして、これらのトランジスタＴ１とＴ２のエ
ミッタは共通接続されて、言い換えるならば、ワイヤー
ドＯＲ論理構成にされて出力端子ＯＵＴに接続される。
て上記と同様なＭＯＳＦＥＴＱ５〜Ｑ８からなるＣＭＯ
Ｓ構成のナンドゲート回路Ｇ２が設けられ、その出力信
号によって、電源電圧側の出力トランジスタＴ２が駆動
される。そして、これらのトランジスタＴ１とＴ２のエ
ミッタは共通接続されて、言い換えるならば、ワイヤー
ドＯＲ論理構成にされて出力端子ＯＵＴに接続される。
【００１０】出力トランジスタＴ１とＴ２に対して共通
に接地電位側の出力トランジスタＴ３が設けられる。こ
のトランジスタＴ３のベースと出力端子ＯＵＴに接続さ
れるコレクタとの間には、直並列形態にされたＮチャン
ネル型ＭＯＳＦＥＴＱ９〜Ｑ１２からなる論理ブロック
が設けられる。すなわち、上記直列形態にされたＰチャ
ンネル型ＭＯＳＦＥＴＱ１とＱ２に対応した入力信号Ｉ
Ｎ１とＩＮ２は、並列形態に接続されたＭＯＳＦＥＴＱ
９とＱ１０のゲートに供給され、上記直列形態にされた
Ｐチャンネル型ＭＯＳＦＥＴＱ５とＱ６に対応した入力
信号ＩＮ３とＩＮ４は、並列形態に接続されたＭＯＳＦ
ＥＴＱ１１とＱ１２のゲートに供給される。そして、こ
れら一対の並列ＭＯＳＦＥＴは、直列形態に接続され
る。また、出力トランジスタＴ３のベースと回路の接地
電位に接続されるエミッタとの間には、Ｎチャンネル型
ＭＯＳＦＥＴＱ１３が設けられ、そのゲートは出力端子
ＯＵＴに接続される。
に接地電位側の出力トランジスタＴ３が設けられる。こ
のトランジスタＴ３のベースと出力端子ＯＵＴに接続さ
れるコレクタとの間には、直並列形態にされたＮチャン
ネル型ＭＯＳＦＥＴＱ９〜Ｑ１２からなる論理ブロック
が設けられる。すなわち、上記直列形態にされたＰチャ
ンネル型ＭＯＳＦＥＴＱ１とＱ２に対応した入力信号Ｉ
Ｎ１とＩＮ２は、並列形態に接続されたＭＯＳＦＥＴＱ
９とＱ１０のゲートに供給され、上記直列形態にされた
Ｐチャンネル型ＭＯＳＦＥＴＱ５とＱ６に対応した入力
信号ＩＮ３とＩＮ４は、並列形態に接続されたＭＯＳＦ
ＥＴＱ１１とＱ１２のゲートに供給される。そして、こ
れら一対の並列ＭＯＳＦＥＴは、直列形態に接続され
る。また、出力トランジスタＴ３のベースと回路の接地
電位に接続されるエミッタとの間には、Ｎチャンネル型
ＭＯＳＦＥＴＱ１３が設けられ、そのゲートは出力端子
ＯＵＴに接続される。
【００１１】入力信号ＩＮ１又はＩＮ２のうち、いずれ
か１がハイレベルときには、Ｎチャンネル型ＭＯＳＦＥ
ＴＱ３又はＱ４がオン状態となり、トランジスタＴ１を
オフ状態にする。このとき、入力信号ＩＮ３又はＩＮ４
のうち、いずれか１がハイレベルときには、Ｎチャンネ
ル型ＭＯＳＦＥＴＱ７又はＱ８がオン状態となり、トラ
ンジスタＴ２をオフ状態にする。このように、２組の入
力信号のうち、いずれか１つがそれぞれハイレベルとき
には、トランジスタＴ１とＴ２が共にオフ状態となり、
上記入力信号ＩＮ１〜ＩＮ４の組み合わせによりＭＯＳ
ＦＥＴＱ９〜Ｑ１２の論理ブロックに電流パスが形成さ
れて、出力端子ＯＵＴのハイレベルによりトランジスタ
Ｔ３をオン状態にして出力端子ＯＵＴをロウレベルにす
る。
か１がハイレベルときには、Ｎチャンネル型ＭＯＳＦＥ
ＴＱ３又はＱ４がオン状態となり、トランジスタＴ１を
オフ状態にする。このとき、入力信号ＩＮ３又はＩＮ４
のうち、いずれか１がハイレベルときには、Ｎチャンネ
ル型ＭＯＳＦＥＴＱ７又はＱ８がオン状態となり、トラ
ンジスタＴ２をオフ状態にする。このように、２組の入
力信号のうち、いずれか１つがそれぞれハイレベルとき
には、トランジスタＴ１とＴ２が共にオフ状態となり、
上記入力信号ＩＮ１〜ＩＮ４の組み合わせによりＭＯＳ
ＦＥＴＱ９〜Ｑ１２の論理ブロックに電流パスが形成さ
れて、出力端子ＯＵＴのハイレベルによりトランジスタ
Ｔ３をオン状態にして出力端子ＯＵＴをロウレベルにす
る。
【００１２】入力信号ＩＮ１及びＩＮ２が共にロウレベ
ルなると、トランジスタＴ１がオン状態になり、並列Ｍ
ＯＳＦＥＴＱ９とＱ１０が共にオフ状態になってトラン
ジスタＴ３のベース電流経路が遮断されるとともに出力
信号ＯＵＴのハイレベルに応じてＭＯＳＦＥＴＱ１３が
オン状態となり、トランジスタＴ３のベース電位を接地
電位に引き抜いてオフ状態にする。
ルなると、トランジスタＴ１がオン状態になり、並列Ｍ
ＯＳＦＥＴＱ９とＱ１０が共にオフ状態になってトラン
ジスタＴ３のベース電流経路が遮断されるとともに出力
信号ＯＵＴのハイレベルに応じてＭＯＳＦＥＴＱ１３が
オン状態となり、トランジスタＴ３のベース電位を接地
電位に引き抜いてオフ状態にする。
【００１３】上記に代えて入力信号ＩＮ３及びＩＮ４が
共にロウレベルなる場合でも、トランジスタＴ２がオン
状態になり、並列ＭＯＳＦＥＴＱ１１とＱ１２が共にオ
フ状態になってトランジスタＴ３のベース電流経路が遮
断されるとともに、出力信号ＯＵＴのハイレベルに応じ
てＭＯＳＦＥＴＱ１３がオン状態となり、トランジスタ
Ｔ３のベース電位を接地電位に引き抜いてオフ状態にす
る。以上のような論理動作において、ＣＭＯＳ回路側は
１段により構成できるため、動作の高速化が可能にな
る。
共にロウレベルなる場合でも、トランジスタＴ２がオン
状態になり、並列ＭＯＳＦＥＴＱ１１とＱ１２が共にオ
フ状態になってトランジスタＴ３のベース電流経路が遮
断されるとともに、出力信号ＯＵＴのハイレベルに応じ
てＭＯＳＦＥＴＱ１３がオン状態となり、トランジスタ
Ｔ３のベース電位を接地電位に引き抜いてオフ状態にす
る。以上のような論理動作において、ＣＭＯＳ回路側は
１段により構成できるため、動作の高速化が可能にな
る。
【００１４】図３には、この発明に係るＢｉ−ＣＭＯＳ
回路の他の一実施例の回路図が示されている。この実施
例では、ハイレベル側の出力トランジスタＴ１，Ｔ２を
駆動するアンドゲート回路を構成するＮチャンネル型Ｍ
ＯＳＦＥＴＱ３，Ｑ４及びＱ７，Ｑ８のソースが、図１
のように回路の接地電位に接続されるのではなく、対応
する出力トランジスタＴ１とＴ２のエミッタに接続され
る。この構成では、上記Ｎチャンネル型ＭＯＳＦＥＴが
オン状態にされると、トランジスタＴ１，Ｔ２のベー
ス，エミッタ間が短絡させられてオフ状態にされる。他
の構成は、図１と同様であるので、その説明を省略す
る。
回路の他の一実施例の回路図が示されている。この実施
例では、ハイレベル側の出力トランジスタＴ１，Ｔ２を
駆動するアンドゲート回路を構成するＮチャンネル型Ｍ
ＯＳＦＥＴＱ３，Ｑ４及びＱ７，Ｑ８のソースが、図１
のように回路の接地電位に接続されるのではなく、対応
する出力トランジスタＴ１とＴ２のエミッタに接続され
る。この構成では、上記Ｎチャンネル型ＭＯＳＦＥＴが
オン状態にされると、トランジスタＴ１，Ｔ２のベー
ス，エミッタ間が短絡させられてオフ状態にされる。他
の構成は、図１と同様であるので、その説明を省略す
る。
【００１５】図２には、この発明に係るＢｉ−ＣＭＯＳ
回路の他の一実施例の回路図が示されている。この実施
例では、ワイヤードＯＲ論理に代えて、コレクタドット
構成が利用される。
回路の他の一実施例の回路図が示されている。この実施
例では、ワイヤードＯＲ論理に代えて、コレクタドット
構成が利用される。
【００１６】入力信号ＩＮ１とＩＮ２を受けるＮチャン
ネル型ＭＯＳＦＥＴＱ３とＱ４は、直列形態に接続さ
れ、回路の接地電位側の出力トランジスタＴ２のコレク
タとベースとの間に設けられる。このトランジスタＴ２
のベースとエミッタ間には、ＭＯＳＦＥＴＱ５が設けら
れ、そのゲートはコレクタに接続される。同様に、入力
信号ＩＮ３とＩＮ４を受けるＮチャンネル型ＭＯＳＦＥ
ＴＱ９とＱ８は、直列形態に接続され、回路の接地電位
側の出力トランジスタＴ３のコレクタとベースとの間に
設けられる。このトランジスタＴ３のベースとエミッタ
間には、ＭＯＳＦＥＴＱ１０が設けられ、そのゲートは
コレクタに接続される。上記のような２組の接地電位側
の出力トランジスタＴ２とＴ３は、コレクタが共通接続
されるコレクタドット構成にされて、出力端子ＯＵＴに
接続される。
ネル型ＭＯＳＦＥＴＱ３とＱ４は、直列形態に接続さ
れ、回路の接地電位側の出力トランジスタＴ２のコレク
タとベースとの間に設けられる。このトランジスタＴ２
のベースとエミッタ間には、ＭＯＳＦＥＴＱ５が設けら
れ、そのゲートはコレクタに接続される。同様に、入力
信号ＩＮ３とＩＮ４を受けるＮチャンネル型ＭＯＳＦＥ
ＴＱ９とＱ８は、直列形態に接続され、回路の接地電位
側の出力トランジスタＴ３のコレクタとベースとの間に
設けられる。このトランジスタＴ３のベースとエミッタ
間には、ＭＯＳＦＥＴＱ１０が設けられ、そのゲートは
コレクタに接続される。上記のような２組の接地電位側
の出力トランジスタＴ２とＴ３は、コレクタが共通接続
されるコレクタドット構成にされて、出力端子ＯＵＴに
接続される。
【００１７】上記のようなコレクタドット構成にされた
接地電位側の出力トランジスタＴ２とＴ３に対応して、
電源電圧側の出力トランジスタＴ１が共通に設けられ
る。上記直列ＭＯＳＦＥＴＱ３，Ｑ４のゲートに供給さ
れる入力信号ＩＮ１とＩＮ２は、並列形態のＰチャンネ
ル型ＭＯＳＦＥＴＱ１とＱ２のゲートに供給される。同
様に、直列ＭＯＳＦＥＴＱ８とＱ９のゲートに供給され
る入力信号ＩＮ３とＩＮ４は、並列形態のＰチャンネル
型ＭＯＳＦＥＴＱ６とＱ７のゲートに供給される。これ
ら一対の並列ＭＯＳＦＥＴＱ１とＱ２及びＱ６，Ｑ７
は、直列形態にされて上記トランジスタＴ１のベースと
電源電圧ＶＣＣを供給されたコレクタとの間に設けられ
る。
接地電位側の出力トランジスタＴ２とＴ３に対応して、
電源電圧側の出力トランジスタＴ１が共通に設けられ
る。上記直列ＭＯＳＦＥＴＱ３，Ｑ４のゲートに供給さ
れる入力信号ＩＮ１とＩＮ２は、並列形態のＰチャンネ
ル型ＭＯＳＦＥＴＱ１とＱ２のゲートに供給される。同
様に、直列ＭＯＳＦＥＴＱ８とＱ９のゲートに供給され
る入力信号ＩＮ３とＩＮ４は、並列形態のＰチャンネル
型ＭＯＳＦＥＴＱ６とＱ７のゲートに供給される。これ
ら一対の並列ＭＯＳＦＥＴＱ１とＱ２及びＱ６，Ｑ７
は、直列形態にされて上記トランジスタＴ１のベースと
電源電圧ＶＣＣを供給されたコレクタとの間に設けられ
る。
【００１８】入力信号ＩＮ１とＩＮ２が共にハイレベル
のときには、ＭＯＳＦＥＴＱ３とＱ４がオン状態とな
り、トランジスタＴ２をオン状態にさせるので、出力端
子ＯＵＴからロウレベルの出力信号が形成される。この
とき、並列ＭＯＳＦＥＴＱ１とＱ２がオフ状態になって
いるから、トランジスタＴ１のベース電流供給経路が遮
断されるからトランジスタＴ１はオフ状態になってい
る。上記に代えて入力信号ＩＮ３とＩＮ４が共にハイレ
ベルのときには、トランジスタＴ３がオン状態になって
同様にロウレベルの出力信号が出力される。
のときには、ＭＯＳＦＥＴＱ３とＱ４がオン状態とな
り、トランジスタＴ２をオン状態にさせるので、出力端
子ＯＵＴからロウレベルの出力信号が形成される。この
とき、並列ＭＯＳＦＥＴＱ１とＱ２がオフ状態になって
いるから、トランジスタＴ１のベース電流供給経路が遮
断されるからトランジスタＴ１はオフ状態になってい
る。上記に代えて入力信号ＩＮ３とＩＮ４が共にハイレ
ベルのときには、トランジスタＴ３がオン状態になって
同様にロウレベルの出力信号が出力される。
【００１９】入力信号ＩＮ１とＩＮ２のいずれか１つで
もロウレベルであり、かつ入力信号ＩＮ３とＩＮ４のい
ずれか１つでもロウレベルであるときには、トランジス
タＴ１とＴ２はベース電流経路が遮断されて、これに代
えてトランジスタＴ１のベース電流経路が形成されるの
でトランジスタＴ１がオン状態になってハイレベルの出
力信号が形成される。以上のような論理動作において、
ＣＭＯＳ回路側は１段により構成できるため、動作の高
速化が可能になる。
もロウレベルであり、かつ入力信号ＩＮ３とＩＮ４のい
ずれか１つでもロウレベルであるときには、トランジス
タＴ１とＴ２はベース電流経路が遮断されて、これに代
えてトランジスタＴ１のベース電流経路が形成されるの
でトランジスタＴ１がオン状態になってハイレベルの出
力信号が形成される。以上のような論理動作において、
ＣＭＯＳ回路側は１段により構成できるため、動作の高
速化が可能になる。
【００２０】上記のようなＢｉ−ＣＭＯＳ回路は、入力
数が多くなってもそれに対応してワイヤードＯＲ接続さ
れる入力トランジスタを設けたり、あるいはコレクタド
ット構成にされるトランジスタを増加させればよい。こ
のため、各種メモリ回路のように多数ビットからなるア
ドレス信号を解読して、選択信号を形成するデコーダ回
路に向いている。
数が多くなってもそれに対応してワイヤードＯＲ接続さ
れる入力トランジスタを設けたり、あるいはコレクタド
ット構成にされるトランジスタを増加させればよい。こ
のため、各種メモリ回路のように多数ビットからなるア
ドレス信号を解読して、選択信号を形成するデコーダ回
路に向いている。
【００２１】また、上記のように高速化が図られること
を利用し、デコーダ回路のうちの冗長用デコーダ回路に
利用すると、メモリアクセスタイムを高速にできる。す
なわち、冗長回路にあっては、不良アドレスへのアクセ
スを検出した後に改めて冗長回路の選択信号を形成する
ため、信号の伝達論理段数が多くなって冗長回路の選択
信号が遅れてしまう。そこで、上記のような高速デコー
ダ回路を利用することよって、上記選択信号の遅れを改
善できる。
を利用し、デコーダ回路のうちの冗長用デコーダ回路に
利用すると、メモリアクセスタイムを高速にできる。す
なわち、冗長回路にあっては、不良アドレスへのアクセ
スを検出した後に改めて冗長回路の選択信号を形成する
ため、信号の伝達論理段数が多くなって冗長回路の選択
信号が遅れてしまう。そこで、上記のような高速デコー
ダ回路を利用することよって、上記選択信号の遅れを改
善できる。
【００２２】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 複数のＢｉ−ＣＭＯＳ構成の電源電圧側出力ト
ランジスタのエミッタを共通接続してワイヤード論理構
成にするか、複数のＢｉ−ＣＭＯＳ構成の接地電位側の
出力トランジスタを共通接続してコレクタドット構成に
して、他方のトランジスタをそれに対応した論理ブロッ
クにより相補的にスイッチ制御することにより、ファン
イン数に無関係にＣＭＯＳ論理段が１段により構成でき
るから、その分動作の高速化を図ることができるという
効果が得られる。
記の通りである。すなわち、 （１） 複数のＢｉ−ＣＭＯＳ構成の電源電圧側出力ト
ランジスタのエミッタを共通接続してワイヤード論理構
成にするか、複数のＢｉ−ＣＭＯＳ構成の接地電位側の
出力トランジスタを共通接続してコレクタドット構成に
して、他方のトランジスタをそれに対応した論理ブロッ
クにより相補的にスイッチ制御することにより、ファン
イン数に無関係にＣＭＯＳ論理段が１段により構成でき
るから、その分動作の高速化を図ることができるという
効果が得られる。
【００２３】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、この発明は上記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。各ＣＭＯ
Ｓ段の入力は、２入力の他、１入力であってもよいし、
３入力以上であってもよい。これらの入力数に応じてＰ
チャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥ
Ｔがそれぞれ設けられるものである。出力回路は、スタ
ティック型ＲＡＭを構成するワード線等のように高負荷
配線を駆動する内部回路として用いるものの他、半導体
集積回路装置の外部に送出する出力信号を形成するもの
であってもよい。
例に基づき具体的に説明したが、この発明は上記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。各ＣＭＯ
Ｓ段の入力は、２入力の他、１入力であってもよいし、
３入力以上であってもよい。これらの入力数に応じてＰ
チャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥ
Ｔがそれぞれ設けられるものである。出力回路は、スタ
ティック型ＲＡＭを構成するワード線等のように高負荷
配線を駆動する内部回路として用いるものの他、半導体
集積回路装置の外部に送出する出力信号を形成するもの
であってもよい。
【００２４】この発明に係るＢｉ−ＣＭＯＳ回路は、前
記のようなＢｉ−ＣＭＯＳ構成の各各種メモリ回路他、
Ｂｉ−ＣＭＯＳ構成のゲートアレイ等のディジタル回路
等のような各種半導体集積回路装置に利用できる。
記のようなＢｉ−ＣＭＯＳ構成の各各種メモリ回路他、
Ｂｉ−ＣＭＯＳ構成のゲートアレイ等のディジタル回路
等のような各種半導体集積回路装置に利用できる。
【００２５】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、複数のＢｉ−ＣＭＯＳ構成
の電源電圧側出力トランジスタのエミッタを共通接続し
てワイヤード論理構成にするか、複数のＢｉ−ＣＭＯＳ
構成の接地電位側の出力トランジスタを共通接続してコ
レクタドット構成にして、他方のトランジスタをそれに
対応した論理ブロックにより相補的にスイッチ制御する
ことにより、ファンイン数に無関係にＣＭＯＳ論理段が
１段により構成できるから、その分動作の高速化を図る
ことができる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、複数のＢｉ−ＣＭＯＳ構成
の電源電圧側出力トランジスタのエミッタを共通接続し
てワイヤード論理構成にするか、複数のＢｉ−ＣＭＯＳ
構成の接地電位側の出力トランジスタを共通接続してコ
レクタドット構成にして、他方のトランジスタをそれに
対応した論理ブロックにより相補的にスイッチ制御する
ことにより、ファンイン数に無関係にＣＭＯＳ論理段が
１段により構成できるから、その分動作の高速化を図る
ことができる。
【図１】この発明に係るＢｉ−ＣＭＯＳ回路の一実施例
を示す回路図である。
を示す回路図である。
【図２】この発明に係るＢｉ−ＣＭＯＳ回路の他の一実
施例を示す回路図である。
施例を示す回路図である。
【図３】この発明に係るＢｉ−ＣＭＯＳ回路の他の一実
施例を示す回路図である。
施例を示す回路図である。
【図４】従来技術の一例を示す回路図である。
Ｑ１〜Ｑ１３…ＭＯＳＦＥＴ、Ｔ１〜Ｔ３…トランジス
タ、Ｇ１，Ｇ２…アンドゲート回路。
タ、Ｇ１，Ｇ２…アンドゲート回路。
Claims (3)
- 【請求項１】 複数のＣＭＯＳ論理出力をそれぞれ受
け、エミッタが共通接続されてハイレベルの出力信号を
形成する複数からなるエミッタフォロワトランジスタ
と、上記複数のＣＭＯＳ論理ゲート回路に入力される入
力信号を受けて上記エミッタフォロワトランジスタがい
ずれもオフ状態のときに電流パスを形成するような論理
ブロックと、上記論理ブロックを通して出力端子の信号
がベースに供給され、ロウレベルの出力信号を形成する
出力トランジスタと、この出力トランジスタのベースと
エミッタ間に設けられ、そのゲートに出力信号が供給さ
れるＭＯＳＦＥＴとからなるＢｉ−ＣＭＯＳ回路を備え
てなることを特徴とする半導体集積回路装置。 - 【請求項２】 上記ＣＭＯＳ論理出力を形成するＮチャ
ンネル側回路の基準電位は、対応するトランジスタのエ
ミッタに接続されるものであることを特徴とする請求項
１の半導体集積回路装置。 - 【請求項３】 複数の入力信号を受けて、直列並列接続
されてなるＰチャンネル型ＭＯＳＦＥＴによる論理ブロ
ックを通して駆動信号が供給される電源電圧側の出力ト
ランジスタと、上記並列接続されてなるＰチャンネル型
ＭＯＳＦＥＴのゲートに供給される入力信号を受ける直
列形態のＮチャンネル型ＭＯＳＦＥＴを通して、コレク
タの電圧がベースに供給される複数の接地電位側の出力
トランジスタと、上記各出力トランジスタのベースとエ
ミッタとの間に設けられ、それぞれ対応するトランジス
タのコレクタにゲートが接続されたＮチャンネル型ＭＯ
ＳＦＥＴとからなるＢｉ−ＣＭＯＳ回路を備えてなるこ
とを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4221245A JPH0669783A (ja) | 1992-08-20 | 1992-08-20 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4221245A JPH0669783A (ja) | 1992-08-20 | 1992-08-20 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0669783A true JPH0669783A (ja) | 1994-03-11 |
Family
ID=16763745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4221245A Withdrawn JPH0669783A (ja) | 1992-08-20 | 1992-08-20 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0669783A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111654276A (zh) * | 2020-06-18 | 2020-09-11 | 湖南中科电气股份有限公司 | 一种开关量信号控制电路和控制方法 |
-
1992
- 1992-08-20 JP JP4221245A patent/JPH0669783A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111654276A (zh) * | 2020-06-18 | 2020-09-11 | 湖南中科电气股份有限公司 | 一种开关量信号控制电路和控制方法 |
| CN111654276B (zh) * | 2020-06-18 | 2024-05-14 | 湖南中科电气股份有限公司 | 一种开关量信号控制电路和控制方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5047669A (en) | Tristate circuit using bipolar transistor and CMOS transistor | |
| US5068548A (en) | Bicmos logic circuit for basic applications | |
| JPS62132424A (ja) | 論理ゲ−ト回路 | |
| US4725982A (en) | Tri-state buffer circuit | |
| US4659948A (en) | Programmable logic array | |
| JP2865256B2 (ja) | バイポーラ・ｍｏｓ論理回路 | |
| JPH09116405A (ja) | マルチプレクサ | |
| JPH05101674A (ja) | 半導体メモリ | |
| US5049765A (en) | BiCMOS noninverting buffer and logic gates | |
| JPH0669783A (ja) | 半導体集積回路装置 | |
| JPH0372717A (ja) | カスコード電圧スイツチ型論理回路ツリー | |
| JPS58209225A (ja) | ３ステ−ト出力回路 | |
| JP3072888B2 (ja) | フィールドプログラマブルゲートアレイ | |
| JP3072887B2 (ja) | フィールドプログラマブルゲートアレイ | |
| JP2929869B2 (ja) | ３ステート・バッファ回路 | |
| JP2574756B2 (ja) | 相補形ｍｏｓ集積回路 | |
| KR100233271B1 (ko) | 디코더 회로에서 전력 소비 감소 방법 | |
| JP2864771B2 (ja) | 半導体集積回路 | |
| JPH0574247B2 (ja) | ||
| JPS62231521A (ja) | 半導体集積回路 | |
| KR0113958Y1 (ko) | 인터널 3-상태 버스 구동 회로 | |
| JPH0766699A (ja) | マルチプレクサ回路 | |
| JP3088496B2 (ja) | 半導体集積回路用のａｎｄ回路とワード線駆動回路 | |
| JPH05197347A (ja) | 半導体集積回路 | |
| JPH05227004A (ja) | ３ステートバッファ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991102 |