JPS58209225A - ３ステ−ト出力回路 - Google Patents
３ステ−ト出力回路Info
- Publication number
- JPS58209225A JPS58209225A JP57092745A JP9274582A JPS58209225A JP S58209225 A JPS58209225 A JP S58209225A JP 57092745 A JP57092745 A JP 57092745A JP 9274582 A JP9274582 A JP 9274582A JP S58209225 A JPS58209225 A JP S58209225A
- Authority
- JP
- Japan
- Prior art keywords
- channel
- inverter
- output
- channel transistor
- turned
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09425—Multistate logic
- H03K19/09429—Multistate logic one of the states being the high impedance or floating state
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は３ステ一ト出力回路に係り、特に相補型絶縁ゲ
ート電界効果（以下０ＭＯ８型と称す）トランジスタを
用いた半導体集積回路装置に好適な３ステ一ト出力回路
の改良に関する。
ート電界効果（以下０ＭＯ８型と称す）トランジスタを
用いた半導体集積回路装置に好適な３ステ一ト出力回路
の改良に関する。
３ステ一ト出力回路は、複数の出力端子を一本に結合し
て所望の信号を取υ出したい時に用いられるもので、そ
の機能は制御信号によ多出力端子をハイインピーダンス
にする。すなわち複数の出力端子が一本に結合された時
、ｒ’ｔｒ屋の信号端子以外の全ての端子をハイインピ
ーダンスにする事によシ所望の信号を取シ出す弗ができ
る◇第１図は従来のＣＭＯ８型集積画集積回路る３ステ
一ト出力回路の論理回路図を示すもので、インバータ１
．２人力ＮＡＮＤ回路２．２人力ＮＯＲ回路３．Ｐチャ
ンネルトランジスタ４およびＮチャンネルトランジスタ
５により構成されている。この回路に於て、制御信号７
が低レベル（以下０と称す）の時２人力ＮＡＮＤ２の出
力はハイレベル（以下１と称す）となシ、Ｐチャンネル
トランジスタ４はオフとなる。同時に２人力ＮＯＲ３の
出力は０になシ、Ｎチャンネルトランジスタ５はオフと
なる。ＰチャンネルトランジスタとＮチャンネルトラン
ジスタが共にオフとなシ出力８はノ・イインピーダンス
となる。制御信号７が１の時、この回路は二段のインバ
ータとなシ、出力８に１）ＡＴＡ入力６の信号がでる。
て所望の信号を取υ出したい時に用いられるもので、そ
の機能は制御信号によ多出力端子をハイインピーダンス
にする。すなわち複数の出力端子が一本に結合された時
、ｒ’ｔｒ屋の信号端子以外の全ての端子をハイインピ
ーダンスにする事によシ所望の信号を取シ出す弗ができ
る◇第１図は従来のＣＭＯ８型集積画集積回路る３ステ
一ト出力回路の論理回路図を示すもので、インバータ１
．２人力ＮＡＮＤ回路２．２人力ＮＯＲ回路３．Ｐチャ
ンネルトランジスタ４およびＮチャンネルトランジスタ
５により構成されている。この回路に於て、制御信号７
が低レベル（以下０と称す）の時２人力ＮＡＮＤ２の出
力はハイレベル（以下１と称す）となシ、Ｐチャンネル
トランジスタ４はオフとなる。同時に２人力ＮＯＲ３の
出力は０になシ、Ｎチャンネルトランジスタ５はオフと
なる。ＰチャンネルトランジスタとＮチャンネルトラン
ジスタが共にオフとなシ出力８はノ・イインピーダンス
となる。制御信号７が１の時、この回路は二段のインバ
ータとなシ、出力８に１）ＡＴＡ入力６の信号がでる。
ＣＭＯ８型２人力ＮＡＮＤ回路および２人力ＮＯＲ回路
はともに、ＰＰチャンネルトランジスタ２１１≦とＮチ
ャンネルトランジスタ２個で構成され、インバータ・は
Ｐチャンネルトランジスタとエイチャンネルトランジス
タそれぞれ１個で構成される。従って第１図に示す従来
のＣＭＯ８型３ステート出力回路は合計１２個のトラン
ジスタが必賛であった０ 本発明の目的は、このよ５な従来の３ステ一ト出力回路
のトランジスタの数を減らす事にめる０本発明の特徴は
、出力端子に接続された０ＭＯ８型インバータと、ソー
スが電源に接続されドレインが該インバータのＰチャン
ネルトランジスタのゲートに接続された第１および第２
のＰチャンネルトランジスタと、ソースが接地されドレ
インが該インバータのＮチャンネルトランジスタのゲー
トに接続された第１および２１μ２のＰチャンネルトラ
ンジスタと、ＰｉＩ」Ｍ己第１および第２のＰチャンネ
ルトランジスタのドレインに一端が接続され他端が前記
第１および第２のＮチャンネルトランジスタのドレイン
に接続されたｃｒａｏ８型伝達ゲートとを含む３ステ一
ト出力回路にるる。
はともに、ＰＰチャンネルトランジスタ２１１≦とＮチ
ャンネルトランジスタ２個で構成され、インバータ・は
Ｐチャンネルトランジスタとエイチャンネルトランジス
タそれぞれ１個で構成される。従って第１図に示す従来
のＣＭＯ８型３ステート出力回路は合計１２個のトラン
ジスタが必賛であった０ 本発明の目的は、このよ５な従来の３ステ一ト出力回路
のトランジスタの数を減らす事にめる０本発明の特徴は
、出力端子に接続された０ＭＯ８型インバータと、ソー
スが電源に接続されドレインが該インバータのＰチャン
ネルトランジスタのゲートに接続された第１および第２
のＰチャンネルトランジスタと、ソースが接地されドレ
インが該インバータのＮチャンネルトランジスタのゲー
トに接続された第１および２１μ２のＰチャンネルトラ
ンジスタと、ＰｉＩ」Ｍ己第１および第２のＰチャンネ
ルトランジスタのドレインに一端が接続され他端が前記
第１および第２のＮチャンネルトランジスタのドレイン
に接続されたｃｒａｏ８型伝達ゲートとを含む３ステ一
ト出力回路にるる。
以下図面を参照して本発明の詳細な説明する。
第２図は本発明の一実施例を示すＣＭＯ８型３ステート
出力回路の等価回路図である０第２図に示される０ＭＯ
８型３ステート出力回路はＰチャンネルトランジスタ１
１，１２，１３，１４．１５およびＮチャンネルトラン
ジスタ１６．１７．１８１９．２０で構成される。Ｐチ
ャンネルトランジスタ１３とＮチャンネルトランジスタ
１８によシ出力インパータ２】が構成されている。Ｐチ
ャンネルトランジスタ１４とＮチャンネルトランジスタ
１９によｐｃＭＯ８型伝達ゲート２２が構成されている
ＯＰチャンネルトランジヌタ１５とＮチャンネルトラン
ジスタ２０によシインバータ２３が構成され、制御信号
２７の反転信号がＰチャンネルトランジスタ１１のゲー
トおよび伝達ゲートのＮチャンネルトランジスタ１９の
ゲートに供給される。データ信号２６はＰチャンネルト
ランジスタ１２のゲートおよびＮチャンネルトランジス
タ１６のゲートに与えられる。
出力回路の等価回路図である０第２図に示される０ＭＯ
８型３ステート出力回路はＰチャンネルトランジスタ１
１，１２，１３，１４．１５およびＮチャンネルトラン
ジスタ１６．１７．１８１９．２０で構成される。Ｐチ
ャンネルトランジスタ１３とＮチャンネルトランジスタ
１８によシ出力インパータ２】が構成されている。Ｐチ
ャンネルトランジスタ１４とＮチャンネルトランジスタ
１９によｐｃＭＯ８型伝達ゲート２２が構成されている
ＯＰチャンネルトランジヌタ１５とＮチャンネルトラン
ジスタ２０によシインバータ２３が構成され、制御信号
２７の反転信号がＰチャンネルトランジスタ１１のゲー
トおよび伝達ゲートのＮチャンネルトランジスタ１９の
ゲートに供給される。データ信号２６はＰチャンネルト
ランジスタ１２のゲートおよびＮチャンネルトランジス
タ１６のゲートに与えられる。
次に第２図の３ステ一ト出力回路の動作原理を説明する
。ｉｔｇ ２図に於て制御信号２７が１の時インバータ
２３の出力は０となｐＰチャンネルトランジスタ１１は
オンしそのドレイン端子は１となる、従って出力インバ
ータ２１のＰチャンネルトランジスタ１３はメツする。
。ｉｔｇ ２図に於て制御信号２７が１の時インバータ
２３の出力は０となｐＰチャンネルトランジスタ１１は
オンしそのドレイン端子は１となる、従って出力インバ
ータ２１のＰチャンネルトランジスタ１３はメツする。
同時にＮチャンネルトランジスタ１６がオンしそのドレ
イン端子はＯとナシ出力インバータ２１ＯＮチヤンネル
トランジスタ１８はオフする。すなわち制御信号２７が
１の時出力インバータのＰチャンネルトランジスタとＮ
チャンネルトランジスタは共にオフし出力２８はハイイ
ンピーダンスとなる。この時、伝達ゲート２２はオフし
電源から（）ＮＤに貫通電流が流れるのを阻止する。仄
に制御信号２７が００時Ｐチャンネルトランジスタ１１
とＮチャンネルトランジスタ１６は共にオフし、伝達ゲ
ート２２がオンし、第２図の回路はデータ信号２６から
見て等測的に２段のインバータとなシ出力２８にはデー
タ信号２６が出力される。第２図から明らかなように、
本実施例によるＣＭＯ８型３ステート出力回路はＰチャ
ンネルトランジスタが５個、Ｎチャンネルトランジスタ
が５個で合計１０個である。
イン端子はＯとナシ出力インバータ２１ＯＮチヤンネル
トランジスタ１８はオフする。すなわち制御信号２７が
１の時出力インバータのＰチャンネルトランジスタとＮ
チャンネルトランジスタは共にオフし出力２８はハイイ
ンピーダンスとなる。この時、伝達ゲート２２はオフし
電源から（）ＮＤに貫通電流が流れるのを阻止する。仄
に制御信号２７が００時Ｐチャンネルトランジスタ１１
とＮチャンネルトランジスタ１６は共にオフし、伝達ゲ
ート２２がオンし、第２図の回路はデータ信号２６から
見て等測的に２段のインバータとなシ出力２８にはデー
タ信号２６が出力される。第２図から明らかなように、
本実施例によるＣＭＯ８型３ステート出力回路はＰチャ
ンネルトランジスタが５個、Ｎチャンネルトランジスタ
が５個で合計１０個である。
このよのに本発明によれはＣＭＯ８型３ステート出力回
路のトランジスタが少なくなシ、集積回路のチップ面積
の縮小が可能となる。
路のトランジスタが少なくなシ、集積回路のチップ面積
の縮小が可能となる。
第１図は従来のＣＭＯ８３ステート出力回路の論理回路
図、第２図は本発明の一実施例を示す等価回路図である
。 なお図中、１，２１，２３・・・・・・インバータ、２
・・・・・・２人力ＮＡＮＤ回路、３・・・・・・２人
力ＮＯＲ回路、２２・・・・・・伝達ゲート、４，１１
，１２，１３．１４１５・・・・・・Ｐチャンネルトラ
ンジスタ、５，１６゜１７，１８，１９，２０・・団・
Ｎチャンネルトランジスタ、６．２６・・・・・・デー
タイ訃也 ７，２７・叶・制御４３号、８．２８・・団
・出力、でめる。
図、第２図は本発明の一実施例を示す等価回路図である
。 なお図中、１，２１，２３・・・・・・インバータ、２
・・・・・・２人力ＮＡＮＤ回路、３・・・・・・２人
力ＮＯＲ回路、２２・・・・・・伝達ゲート、４，１１
，１２，１３．１４１５・・・・・・Ｐチャンネルトラ
ンジスタ、５，１６゜１７，１８，１９，２０・・団・
Ｎチャンネルトランジスタ、６．２６・・・・・・デー
タイ訃也 ７，２７・叶・制御４３号、８．２８・・団
・出力、でめる。
Claims (1)
- 出力端子に接続された相補型絶縁ゲート電界効果トラン
ジスタインバーターと、ソースが電源に接続されドレイ
ンが核インバータのＰチャンネルトランジスタのゲート
接続された第１および第２のＰチャンネルトランジスタ
と、ソースが接地されドレインが該インバータのＮチャ
ンネルトランジスタのゲートに接続された第１および第
２のＮチャンネルトランジスタと、前記第１および第２
のＰチャンネルトランジスタのドレインに一端が接続さ
れ他端が前記第１および第２のＮチャンネルトランジス
タのドレインに接続された相補型絶縁ゲート電界効果ト
ランジスタ伝達ゲートとを含むこと′ｆｒ：特徴とする
３ステ一ト出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57092745A JPS58209225A (ja) | 1982-05-31 | 1982-05-31 | ３ステ−ト出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57092745A JPS58209225A (ja) | 1982-05-31 | 1982-05-31 | ３ステ−ト出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58209225A true JPS58209225A (ja) | 1983-12-06 |
Family
ID=14062947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57092745A Pending JPS58209225A (ja) | 1982-05-31 | 1982-05-31 | ３ステ−ト出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58209225A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6121619A (ja) * | 1984-06-25 | 1986-01-30 | Fujitsu Ltd | 相補型３ステ−トｍｉｓゲ−ト回路 |
| JPS61216518A (ja) * | 1985-03-22 | 1986-09-26 | Nec Corp | トライ・ステ−ト回路 |
| US4621208A (en) * | 1984-09-06 | 1986-11-04 | Thomson Components - Mostek Corporation | CMOS output buffer |
| JPS62188448A (ja) * | 1986-02-13 | 1987-08-18 | Nec Corp | デ−タバス回路 |
| JPH04249917A (ja) * | 1991-01-08 | 1992-09-04 | Nec Ic Microcomput Syst Ltd | スリーステート出力バッファ |
| US5296754A (en) * | 1989-09-27 | 1994-03-22 | Kabushiki Kaisha Toshiba | Push-pull circuit resistant to power supply and temperature induced distortion |
-
1982
- 1982-05-31 JP JP57092745A patent/JPS58209225A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6121619A (ja) * | 1984-06-25 | 1986-01-30 | Fujitsu Ltd | 相補型３ステ−トｍｉｓゲ−ト回路 |
| US4621208A (en) * | 1984-09-06 | 1986-11-04 | Thomson Components - Mostek Corporation | CMOS output buffer |
| JPS61216518A (ja) * | 1985-03-22 | 1986-09-26 | Nec Corp | トライ・ステ−ト回路 |
| JPS62188448A (ja) * | 1986-02-13 | 1987-08-18 | Nec Corp | デ−タバス回路 |
| US5296754A (en) * | 1989-09-27 | 1994-03-22 | Kabushiki Kaisha Toshiba | Push-pull circuit resistant to power supply and temperature induced distortion |
| JPH04249917A (ja) * | 1991-01-08 | 1992-09-04 | Nec Ic Microcomput Syst Ltd | スリーステート出力バッファ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2909990B2 (ja) | Ｃｍｏｓ回路 | |
| US4749886A (en) | Reduced parallel EXCLUSIVE or and EXCLUSIVE NOR gate | |
| JPH0435224A (ja) | 半導体装置 | |
| US4706266A (en) | Dual mode-increment/decrement N-bit counter register | |
| JP2749185B2 (ja) | 複合論理回路 | |
| JPH0685497B2 (ja) | 半導体集積回路 | |
| JPH05102312A (ja) | 半導体集積回路 | |
| JPS5922435A (ja) | ラツチ回路 | |
| JP2712432B2 (ja) | 多数決論理回路 | |
| JPS59200524A (ja) | Ｃｍｏｓマルチプレクサ | |
| JPS5936426A (ja) | ３ステ−ト出力回路 | |
| JPH0431630Y2 (ja) | ||
| JPS62231521A (ja) | 半導体集積回路 | |
| JPS61293016A (ja) | 遅延回路 | |
| JP2595074B2 (ja) | 半導体集積回路装置 | |
| JPS5990426A (ja) | ３ステ−トバツフア回路 | |
| JPH0517729B2 (ja) | ||
| JPH0127612B2 (ja) | ||
| JPS6094740A (ja) | マスタ−スライスｉｃ | |
| JPH011327A (ja) | 論理和回路装置 | |
| JPS62195922A (ja) | 半導体集積回路装置 | |
| SU725235A1 (ru) | Элемент с трем состо ни ми | |
| JPS60114028A (ja) | 論理回路 | |
| JPS6048616A (ja) | 論理回路 | |
| JPH0377537B2 (ja) |