JPH067074U - Ｉｃ試験装置 - Google Patents
Ｉｃ試験装置Info
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- JPH067074U JPH067074U JP4544492U JP4544492U JPH067074U JP H067074 U JPH067074 U JP H067074U JP 4544492 U JP4544492 U JP 4544492U JP 4544492 U JP4544492 U JP 4544492U JP H067074 U JPH067074 U JP H067074U
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Abstract
(57)【要約】
【目的】 タイミング比較を高い精度で行う事を可能と
する。 【構成】 被試験ＩＣ素子１１よりの出力はレベル比較
器１２，１３で基準高レベルＶH ，基準低レベルＶL と
それぞれ比較されてＥＣＬレベルとされ、その出力はタ
イミング比較器１４，１７でストローブパルスによりサ
ンプルホールドされる。そのサンプルホールド出力はＤ
型フリップフロップ１９，２１でそれぞれリタイミング
され、そのリタイミング出力は論理比較回路２４，２５
で期待値と比較される。タイミング比較器１４，１７は
それぞれ複数の差動バッファ３２が直列に接続され、そ
の終段出力側にラッチ回路３３が接続されて構成され
る。タイミング比較器に対するストローブパルスは可変
遅延回路１６，１８などを通じて供給され、可変遅延回
路１６，１８はそのタイミング位相の決定と同時に各経
路間の誤差の吸収も行う。タイミング比較器１４，１
７，可変遅延回路１６，１８，フリップフロップ１９，
２１，論理比較回路２４，２５，遅延回路２２，２３は
同一のＬＳＩ３１内に構成される。
する。 【構成】 被試験ＩＣ素子１１よりの出力はレベル比較
器１２，１３で基準高レベルＶH ，基準低レベルＶL と
それぞれ比較されてＥＣＬレベルとされ、その出力はタ
イミング比較器１４，１７でストローブパルスによりサ
ンプルホールドされる。そのサンプルホールド出力はＤ
型フリップフロップ１９，２１でそれぞれリタイミング
され、そのリタイミング出力は論理比較回路２４，２５
で期待値と比較される。タイミング比較器１４，１７は
それぞれ複数の差動バッファ３２が直列に接続され、そ
の終段出力側にラッチ回路３３が接続されて構成され
る。タイミング比較器に対するストローブパルスは可変
遅延回路１６，１８などを通じて供給され、可変遅延回
路１６，１８はそのタイミング位相の決定と同時に各経
路間の誤差の吸収も行う。タイミング比較器１４，１
７，可変遅延回路１６，１８，フリップフロップ１９，
２１，論理比較回路２４，２５，遅延回路２２，２３は
同一のＬＳＩ３１内に構成される。
Description
【０００１】
この考案は被試験ＩＣ素子の出力をレベル比較器で基準レベルと比較し、その 比較出力をタイミング比較器でストローブパルスによりサンプルホールドし、そ のサンプルホールド出力を論理比較回路で期待値と比較するＩＣ試験装置に関す る。
【０００２】
図２に従来のこの種のＩＣ試験装置の要部を示す。被試験ＩＣ素子１１の一つ の端子ピンからの出力はレベル比較器１２および１３でそれぞれ基準高レベルＶ H および基準低レベルＶL と比較されてＥＣＬレベルの信号とされる。レベル比 較器１２の出力はタイミング比較器１４でストローブパルスによりサンプルホー ルドされる。このストローブパルスは端子１５よりのパルスが遅延回路１６で遅 延されて所定のテストサイクルの始めに対して設定されたタイミングとされる。 またレベル比較器１２の出力はタイミング比較器１６にも供給される。このタイ ミング比較器１６はタイミング比較器１４と異なるタイミングのストローブパル スによってサンプルホールドを行う。このストローブパルスは端子１５よりのパ ルスを遅延回路１８で遅延して得られる。
【０００３】 タイミング比較器１４，１７の各出力はリタイミングのためにＤ型フリップフ ロップ１９，２１にそれぞれ取り込まれる。その各取り込みパルスは遅延回路１ ６，１８の出力がそれぞれ分岐されて遅延回路２２，２３において遅延され、正 しいリタイミングが行われるようにされている。Ｄ型フリップフロップ１９およ び２１の各出力は論理比較回路（排他的論理和回路）２４，２５でそれぞれ期待 値と比較される。論理比較回路２４，２５の出力は試験結果が正しいか否か、い わゆるパスかフェールかを表す出力となる。図に示していないが、レベル比較器 １３の出力についても同様に二つのタイミング比較器でサンプルホールドされ、 それぞれＤ型フリップフロップでリタイミングされ、さらに期待値と論理比較さ れる。
【０００４】 レベル比較器１２，１３はテストヘッド内に設けられ、ケーブルを通じてタイ ミング比較器１４，１７と接続され、タイミング比較器１４，１７や遅延回路１ ６，１８さらにリタイミング用のＤ型フリップフロップ１９，２１，論理比較回 路２４，２５などは試験装置本体内に設けられている。また、タイミング比較器 １４，１７は高速動作かつ高利得で広帯域のものが要求され、従来においては市 販されているアナログのディスクリートの比較器が用いられていた。また端子１ ５よりのパルスを遅延して各タイミング比較器に供給するためのストローブパル スを作るための遅延回路１６，１８などは一つのＬＳＩ２６内に設けられ、さら にＤ型フリップフロップ１９，２１，遅延回路２２，２３，論理比較回路２４， ２５などはまた別のＬＳＩ２７内に構成されていた。
【０００５】
このように従来においてはタイミング比較器１４，１７などはそれぞれ一つず つモノリシックのアナログＩＣで構成されているため、これらに対するストロー ブパルスをＬＳＩ２６から外部へ取り出す必要があり、このため一つのチャネル 、つまり被試験ＩＣ素子の一つの端子ピン対応に、四つのストローブパルス取り 出し用の端子２８と、さらにリタイミグするための遅延回路２２，２３などに供 給するための四つの端子２９とをＬＳＩ２６に必要とし、ＬＳＩ２６に多くの端 子ピンが必要となる。
【０００６】 またこのＬＳＩ２６から外に取り出して配線するため、配線経路が長くなり、 それだけ経路誤差が大きくなり、このためこの経路誤差や素子のバラツキを吸収 するために可変遅延回路１６，１８などの回路規模が大きくなる欠点があった。 また、このようにタイミング比較器１４，１７などの出力をさらに別のＬＳＩ２ ７内に入れるため、その配線が長くなり、Ｄ型フリップフロップ１９，２１など のリタイミングを確実に行わさせるためのそのリタイミングパルスを得るための 遅延回路２２，２３などの遅延量が多くなって遅延段数が多くなり、規模が大き くなり、このように素子数が多くなるため経路誤差分も多くなり、その成分も加 味する必要があった。
【０００７】 またタイミング比較器１４，１７などが持っているセットアップタイムやホー ルドタイムが大きく、これらと前記二つの経路誤差とを合わせて考慮しなければ ならないため、一層遅延回路２２，２３などの規模が大きくなる問題があった。
【０００８】
この考案によればタイミング比較器、論理比較回路、ストローブパルスの経路 誤差吸収部は同一の半導体集積回路内に構成され、またタイミング比較器は直列 接続された複数の差動バッファと、その出力側に接続されたラッチ回路とにより 構成される。
【０００９】
図１にこの考案の実施例を示し、図２と対応する部分に同一符号を付けてある 。この考案においてはタイミング比較器１４，１７など、経路誤差吸収用の可変 遅延回路１６，１８など、またリタイミング用のＤ型フリップフロップ１９，２ １など、さらにリタイミングを確実にするための遅延回路２２，２３など、また 論理比較回路２４，２５などが同一のＬＳＩ３１内に構成される。さらにタイミ ング比較器１４は複数の差動バッファ３２が直列に接続され、その終段の出力側 にラッチ回路３３が接続されて構成される。この差動バッファ３２の段数は要求 される利得によって決定される。この場合も図に示していないが、他の比較器１ ３に対するタイミング比較器、可変遅延回路、論理比較回路なども同様に集積回 路ＬＳＩ３１内に構成される。通常のＥＣＬゲートアレー内には差動バッファの 他ラッチ回路も設けられており、従って通常のＥＣＬゲートアレーを用いてＬＳ Ｉ３１を構成することができる。このようにラッチ回路３３の前段に差動形バッ ファ３２を多段接続することによって高速、高精度のタイミング比較器を構成す ることができる。場合によってはリタイミング用のＤ型フリップフロップを省略 することもできる。
【００１０】
以上述べたように、この考案によればタイミング比較器と論理比較回路と、さ らに経路誤差吸収用の可変遅延回路などが一つのＬＳＩ３１内に構成されており 、ＬＳＩから外部へ導出する外部端子が少なく、ＬＳＩ３１が作りやすく、かつ その各接続が外部配線によらないため、非常に短く経路誤差が少なくなる。
【００１１】 またその外部とＬＳＩとの接続がないため、波形劣化も少ない。このように経 路が短くなるため、経路誤差を吸収するための可変遅延回路１６，１８などや遅 延回路２２，２３などに対する負担が小さく、高い精度のタイミング比較を行う ことができる。同様の理由でリタイミングパルスに必要な遅延量も大幅に減少し 、遅延回路２２，２３などのその遅延段数が少なくて済み、誤差も小さくなり、 リタイミングの精度が向上する。遅延回路１６，１８，２２，２３の規模が小さ くて済む。
【００１２】 さらにタイミング比較器がＬＳＩに内蔵されており、セットアップタイムやホ ールドタイムが従来のモノシックＩＣのタイミング比較器に比べて小さく、それ だけタイミング比較の判定性能が向上し、経路誤差の吸収もそれだけ楽になる。 この点からも高速度タイミング比較が可能となる。
【提出日】平成５年６月３０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【０００２】
図２に従来のこの種のＩＣ試験装置の要部を示す。被試験ＩＣ素子１１の一つ の端子ピンからの出力はレベル比較器１２および１３でそれぞれ基準高レベルＶ H および基準低レベルＶL と比較されてＥＣＬレベルの信号とされる。レベル比 較器１２の出力はタイミング比較器１４でストローブパルスによりサンプルホー ルドされる。このストローブパルスは端子１５よりのパルスが遅延回路１６で遅 延されて所定のテストサイクルの始めに対して設定されたタイミングとされる。 またレベル比較器１２の出力はタイミング比較器１７にも供給される。このタイ ミング比較器１７ はタイミング比較器１４と異なるタイミングのストローブパル スによってサンプルホールドを行う。このストローブパルスは端子１５よりのパ ルスを遅延回路１８で遅延して得られる。
【図１】この考案の実施例を示すブロック図。
【図２】従来のＩＣ試験装置を示すブロック図。
Claims (1)
- 【請求項１】 被試験ＩＣ素子の出力をレベル比較器で
基準レベルと比較し、 その比較出力をタイミング比較器でストローブパルスに
よりサンプルホールドし、 そのタイミング比較器の出力を論理比較回路で期待値と
比較するＩＣ試験装置において、 上記タイミング比較器、上記論理比較回路および上記ス
トローブパルスの経路誤差吸収部が同一の半導体集積回
路内に構成され、 上記タイミング比較器は直列接続された複数の差動バッ
ファと、その出力側に接続されたラッチ回路とから構成
されていることを特徴とするＩＣ試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4544492U JP2586342Y2 (ja) | 1992-06-30 | 1992-06-30 | Ｉｃ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4544492U JP2586342Y2 (ja) | 1992-06-30 | 1992-06-30 | Ｉｃ試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH067074U true JPH067074U (ja) | 1994-01-28 |
| JP2586342Y2 JP2586342Y2 (ja) | 1998-12-02 |
Family
ID=12719506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4544492U Expired - Fee Related JP2586342Y2 (ja) | 1992-06-30 | 1992-06-30 | Ｉｃ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2586342Y2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5795215U (ja) * | 1980-12-02 | 1982-06-11 | ||
| JPS6035710U (ja) * | 1983-08-18 | 1985-03-12 | 岡本 三郎 | ろ過装置 |
-
1992
- 1992-06-30 JP JP4544492U patent/JP2586342Y2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5795215U (ja) * | 1980-12-02 | 1982-06-11 | ||
| JPS6035710U (ja) * | 1983-08-18 | 1985-03-12 | 岡本 三郎 | ろ過装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2586342Y2 (ja) | 1998-12-02 |
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Legal Events
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