JPH0671069B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0671069B2 JPH0671069B2 JP61256114A JP25611486A JPH0671069B2 JP H0671069 B2 JPH0671069 B2 JP H0671069B2 JP 61256114 A JP61256114 A JP 61256114A JP 25611486 A JP25611486 A JP 25611486A JP H0671069 B2 JPH0671069 B2 JP H0671069B2
- Authority
- JP
- Japan
- Prior art keywords
- base
- memory device
- semiconductor memory
- type
- collector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/10—SRAM devices comprising bipolar components
Landscapes
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に関し、特にラテラルトランジ
スタを備えたクロスカップル型PNPNメモリセルを含む半
導体記憶装置に関する。
スタを備えたクロスカップル型PNPNメモリセルを含む半
導体記憶装置に関する。
最近、高速性能をもつECL RAMのより一層の高集積化が
進められている。そのために、溝分離技術の導入や消費
電力の小さなラテラルトランジスタ負荷型のメモリセル
の採用等が図られている。
進められている。そのために、溝分離技術の導入や消費
電力の小さなラテラルトランジスタ負荷型のメモリセル
の採用等が図られている。
第３図（ａ）及び（ｂ）は従来の半導体記憶装置の一例
の平面図及びＣ−Ｃ′線断面図である。
の平面図及びＣ−Ｃ′線断面図である。
この従来例は、トレンチアイソレーションによる素子分
離領域４によって区画されたｐ型の半導体基板１上にn+
型の埋込層２を介して形成されたｎ型のエピタキシャル
層３にn+型の埋込層２に至るn+型のコレクタ6,p+型のエ
ミッタ７及びｐ型の不純物領域８（pnpラテラルトラン
ジスタのコレクタとnpnバーティカルトランジスタのベ
ースとを兼ねた領域）をそれぞれ設け、不純物領域８に
バーティカルトランジスタのp+型のベース９並びにn+型
のエミッタ10a及び10bを設け、更に、絶縁膜11に開孔し
たコンタクト用窓に電極12,13,14,15a及び15bを設けて
いる。
離領域４によって区画されたｐ型の半導体基板１上にn+
型の埋込層２を介して形成されたｎ型のエピタキシャル
層３にn+型の埋込層２に至るn+型のコレクタ6,p+型のエ
ミッタ７及びｐ型の不純物領域８（pnpラテラルトラン
ジスタのコレクタとnpnバーティカルトランジスタのベ
ースとを兼ねた領域）をそれぞれ設け、不純物領域８に
バーティカルトランジスタのp+型のベース９並びにn+型
のエミッタ10a及び10bを設け、更に、絶縁膜11に開孔し
たコンタクト用窓に電極12,13,14,15a及び15bを設けて
いる。
この従来例は、クロスカップル型PNPNメモリセルの片側
の回路部分を示している。
の回路部分を示している。
第４図は従来のメモリセルの一例の回路図である。
この回路図は、メモリセルが、コレクタとベースとを互
いにクロスカップル型に接続し、エミッタE1及びE2をそ
れぞれビット線及びに接続し更にエミッタE3及びE4を
電流源に接続したトランジスタT3及びT4と、エミッタを
ワード線WTに共通に接続し、コレクタ及びベースをそれ
ぞれトランジスタT3並びにT4のベース及びコレクタに接
続したトランジスタT1及びT2とで構成され、トランジス
タT1及びT2並びにT3及びT4が、それぞれ第３図（ａ）及
び（ｂ）に示したpnpラテラルトランジスタ並びにnpnバ
ーティカルトランジスタに対応している。
いにクロスカップル型に接続し、エミッタE1及びE2をそ
れぞれビット線及びに接続し更にエミッタE3及びE4を
電流源に接続したトランジスタT3及びT4と、エミッタを
ワード線WTに共通に接続し、コレクタ及びベースをそれ
ぞれトランジスタT3並びにT4のベース及びコレクタに接
続したトランジスタT1及びT2とで構成され、トランジス
タT1及びT2並びにT3及びT4が、それぞれ第３図（ａ）及
び（ｂ）に示したpnpラテラルトランジスタ並びにnpnバ
ーティカルトランジスタに対応している。
上述した従来の半導体記憶装置では、バーティカル及び
ラテラルトランジスタをそれぞれメモリトランジスタ及
びその負荷として構成しているので、高集積度や低消費
電力の面では優れているが、ショットキーバリヤダイオ
ードを負荷としたものに比べて、動作速度の性能、特に
書込み速度が遅いという欠点がある。
ラテラルトランジスタをそれぞれメモリトランジスタ及
びその負荷として構成しているので、高集積度や低消費
電力の面では優れているが、ショットキーバリヤダイオ
ードを負荷としたものに比べて、動作速度の性能、特に
書込み速度が遅いという欠点がある。
これは、負荷のラテラルトランジスタの電流利得βで決
まり、特に、βが大きくなると、オン状態のバーティカ
ルトランジスタのベース電流が大きくなり、飽和度が高
くなって書込時にスイッチング速を低下させるためであ
る。
まり、特に、βが大きくなると、オン状態のバーティカ
ルトランジスタのベース電流が大きくなり、飽和度が高
くなって書込時にスイッチング速を低下させるためであ
る。
従って、書込み速度を向上するためには、ラテラルトラ
ンジスタの電流利得を小さくする必要がある。
ンジスタの電流利得を小さくする必要がある。
ただし、ラテラルトランジスタベース幅を大きくする等
して、ベースの注入効率を落すことはできるが、しか
し、この場合、単純にラテラルトランジスタのベース幅
を大きくすると、素子面積が大きくなり集積度が低下し
てしまうという問題がある。
して、ベースの注入効率を落すことはできるが、しか
し、この場合、単純にラテラルトランジスタのベース幅
を大きくすると、素子面積が大きくなり集積度が低下し
てしまうという問題がある。
本発明の目的は、集積度を低下させずに、ラテラルトラ
ンジスタのベースの注入効率を小さくし、電流利得を低
減して、クロスカップル型pnpnメモリセルを含む半導体
記憶装置の高速性能をより向上することにある。
ンジスタのベースの注入効率を小さくし、電流利得を低
減して、クロスカップル型pnpnメモリセルを含む半導体
記憶装置の高速性能をより向上することにある。
本発明の半導体記憶装置は、一導電型の半導体基板表面
に形成した反対電型の埋込層の上に設けられかつ素子分
離領域によって区画された反対導電型のエピタキシャル
層に該エピタキシャル層をベースとするラテラルトラン
ジスタのエミッタ及びコレクタを少くとも備えたクロス
カップル型PNPNメモリセルを含む半導体記憶装置におい
て、前記エミッタと前記コレクタとの間の前記エピタキ
シャル層に表面から少くとも埋込層に至る所定のパター
ンのベース注入効率低減用の絶縁領域を設けてなる。
に形成した反対電型の埋込層の上に設けられかつ素子分
離領域によって区画された反対導電型のエピタキシャル
層に該エピタキシャル層をベースとするラテラルトラン
ジスタのエミッタ及びコレクタを少くとも備えたクロス
カップル型PNPNメモリセルを含む半導体記憶装置におい
て、前記エミッタと前記コレクタとの間の前記エピタキ
シャル層に表面から少くとも埋込層に至る所定のパター
ンのベース注入効率低減用の絶縁領域を設けてなる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図（ａ）及び（ｂ）は本発明の第１の実施例の平面
図及びＡ−Ａ′線断面図である。
図及びＡ−Ａ′線断面図である。
この実施例は、トレンチアイソレーションによる素子分
離領域４によって区画された結晶軸＜111＞，比抵抗10
Ω・cmのｐ型の半導体基板１上にn+型の埋込層２を介し
て形成された比抵抗５Ω・cm,厚さ１μｍのｎ型のエピ
タキシャル層３に、n+型の埋込層２に至るn+型のコレク
タ6,p+型のエミッタ７及びｐ型の不純物領域８（pnpラ
テラルトランジスタのコレクタとnpnバーティカルトラ
ンジスタのベースとを兼ねた領域）をそれぞれ設け、不
純物領域８にn+型のベース９と、n+型のエミッタ10a及
び10bを設け、更に、絶縁膜11に開孔したコンタクト用
窓に電極12,13,14,15a及び15bを設けたメモリセルのラ
テラルトランジスタのベース（不純物領域８とエミッタ
７との間のエピタキシャル層３）に素子分離領域４と同
様に半導体基板１に至る幅１μｍの絶縁領域５を所定の
パターンに設けている。ここで、素子分離領域４及び絶
縁領域５は、少くとも埋込層２に至る溝をエピタキシャ
ル層３に形成し、その溝の表面を例えば1000℃,10分で
熱酸化して酸化膜を形成し、更にp-型の多結晶シリコン
で溝を充填して形成している。
離領域４によって区画された結晶軸＜111＞，比抵抗10
Ω・cmのｐ型の半導体基板１上にn+型の埋込層２を介し
て形成された比抵抗５Ω・cm,厚さ１μｍのｎ型のエピ
タキシャル層３に、n+型の埋込層２に至るn+型のコレク
タ6,p+型のエミッタ７及びｐ型の不純物領域８（pnpラ
テラルトランジスタのコレクタとnpnバーティカルトラ
ンジスタのベースとを兼ねた領域）をそれぞれ設け、不
純物領域８にn+型のベース９と、n+型のエミッタ10a及
び10bを設け、更に、絶縁膜11に開孔したコンタクト用
窓に電極12,13,14,15a及び15bを設けたメモリセルのラ
テラルトランジスタのベース（不純物領域８とエミッタ
７との間のエピタキシャル層３）に素子分離領域４と同
様に半導体基板１に至る幅１μｍの絶縁領域５を所定の
パターンに設けている。ここで、素子分離領域４及び絶
縁領域５は、少くとも埋込層２に至る溝をエピタキシャ
ル層３に形成し、その溝の表面を例えば1000℃,10分で
熱酸化して酸化膜を形成し、更にp-型の多結晶シリコン
で溝を充填して形成している。
従って、この実施例では、素子面積を増加せずに、ラテ
ラルトランジスタのベースの断面積が減少し、ベース抵
抗が増大して電流利得を低減することができる。
ラルトランジスタのベースの断面積が減少し、ベース抵
抗が増大して電流利得を低減することができる。
第２図（ａ）及び（ｂ）は本発明の第２の実施例の平面
図及びＢ−Ｂ′線断面図である。
図及びＢ−Ｂ′線断面図である。
この実施例は、ラテラルトランジスタのベースに、幅１
μｍの絶縁領域５′を櫛状に交互に設けることにより、
実効的なベースの断面積を減少すると共にベース幅を増
加して、電流利得の低減を図っている。ここで、絶縁領
域５′は、ラテラルトランジスタのベースを均等に仕切
り、互いに３μｍ以上は、離して設けることが望まし
い。
μｍの絶縁領域５′を櫛状に交互に設けることにより、
実効的なベースの断面積を減少すると共にベース幅を増
加して、電流利得の低減を図っている。ここで、絶縁領
域５′は、ラテラルトランジスタのベースを均等に仕切
り、互いに３μｍ以上は、離して設けることが望まし
い。
以上、説明した様に本発明は、ラテラルトランジスタの
ベースにトレンチアイソレーションによる絶縁領域を設
けることで、ベースの注入効率を減少して電流利得を低
減きるので、素子面積を増加せずに動作速度の性能を大
幅に改善でき、半導体記憶装置の高速化を図ることがで
きるという効果がある。
ベースにトレンチアイソレーションによる絶縁領域を設
けることで、ベースの注入効率を減少して電流利得を低
減きるので、素子面積を増加せずに動作速度の性能を大
幅に改善でき、半導体記憶装置の高速化を図ることがで
きるという効果がある。
勿論、絶縁領域の形状を調整することで、ベース抵抗を
自由に変えて、動作速度の最適化を図ることもできる。
自由に変えて、動作速度の最適化を図ることもできる。
第１図及び第２図（ａ）並びに（ｂ）は本発明の第１及
び第２の実施例の平面図並びにＡ−Ａ′線及びＢ−Ｂ′
線断面図、第３図（ａ）及び（ｂ）は従来の半導体記憶
装置の一例の平面図及びＣ−Ｃ′線断面図、第４図は従
来のメモリセルの一例の回路図である。 １……半導体基板、２……埋込層、３……エピタキシャ
ル層、４……素子分離領域、5,5′……絶縁領域、６…
…コレクタ、７……エミッタ、８……不純物領域、９…
…ベース、10a,10b……エミッタ、11……絶縁膜、12,1
3,14,15a,15b……電極、D,……ビット線、E1,E2,E3,E
4……エミッタ、T1,T2,T3,T4……トランジスタ、WT……
ワード線。
び第２の実施例の平面図並びにＡ−Ａ′線及びＢ−Ｂ′
線断面図、第３図（ａ）及び（ｂ）は従来の半導体記憶
装置の一例の平面図及びＣ−Ｃ′線断面図、第４図は従
来のメモリセルの一例の回路図である。 １……半導体基板、２……埋込層、３……エピタキシャ
ル層、４……素子分離領域、5,5′……絶縁領域、６…
…コレクタ、７……エミッタ、８……不純物領域、９…
…ベース、10a,10b……エミッタ、11……絶縁膜、12,1
3,14,15a,15b……電極、D,……ビット線、E1,E2,E3,E
4……エミッタ、T1,T2,T3,T4……トランジスタ、WT……
ワード線。
Claims (1)
- 【請求項１】一導電型の半導体基板表面に形成した反対
導電型の埋込層の上に設けられかつ素子分離領域によっ
て区画された反対導電型のエピタキシャル層に該エピタ
キシャル層をベースとするラテラルトランジスタのエミ
ッタ及びコレクタを少くとも備えたクロスカップル型PN
PNメモリセルを含む半導体記憶装置において、前記エミ
ッタと前記コレクタとの間の前記エピタキシャル層に表
面から少くとも埋込層に至る所定のパターンのベース注
入効率低減用の絶縁領域を設けたことを特徴とする半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61256114A JPH0671069B2 (ja) | 1986-10-27 | 1986-10-27 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61256114A JPH0671069B2 (ja) | 1986-10-27 | 1986-10-27 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63108768A JPS63108768A (ja) | 1988-05-13 |
| JPH0671069B2 true JPH0671069B2 (ja) | 1994-09-07 |
Family
ID=17288089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61256114A Expired - Fee Related JPH0671069B2 (ja) | 1986-10-27 | 1986-10-27 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0671069B2 (ja) |
-
1986
- 1986-10-27 JP JP61256114A patent/JPH0671069B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63108768A (ja) | 1988-05-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |