JPH0820645B2 - アクティブマトリクス表示装置 - Google Patents
アクティブマトリクス表示装置Info
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- JPH0820645B2 JPH0820645B2 JP24386989A JP24386989A JPH0820645B2 JP H0820645 B2 JPH0820645 B2 JP H0820645B2 JP 24386989 A JP24386989 A JP 24386989A JP 24386989 A JP24386989 A JP 24386989A JP H0820645 B2 JPH0820645 B2 JP H0820645B2
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- gate bus
- gate
- metal layer
- metal
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
- H10D30/6739—Conductor-insulator-semiconductor electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
- H10D30/0312—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes
- H10D30/0316—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes of lateral bottom-gate TFTs comprising only a single gate
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
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- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、低抵抗の走査線を有する大型のアクティブ
マトリクス表示装置に関する。
マトリクス表示装置に関する。
（従来の技術） 絶縁性基板上に絵素電極をマトリクス状に形成し、ス
イッチング素子を介して絵素電極を駆動するアクティブ
マトリクス方式は、液晶等を表示媒体として用いた表示
装置に用いられている。アクティブマトリクス方式は、
特に大型で高密度の表示を行う表示装置に用いられ、反
射型及び透過型の何れの表示装置にも用いることができ
るという利点を有している。
イッチング素子を介して絵素電極を駆動するアクティブ
マトリクス方式は、液晶等を表示媒体として用いた表示
装置に用いられている。アクティブマトリクス方式は、
特に大型で高密度の表示を行う表示装置に用いられ、反
射型及び透過型の何れの表示装置にも用いることができ
るという利点を有している。
アクティブマトリクス表示装置には、スイッチング素
子として薄膜トランジスタ（以下では「TFT」と称す
る）が多用されている。TFTにはアモルファスシリコン
（以下では「a-Si」と称する）或いは多結晶シリコン
が、半導体材料として用いられる。第５図に従来の表示
装置に用いられるアクティブマトリクス基板のTFT40の
部分の平面図を示す。尚、第５図では重畳形成された膜
の周囲のみに斜線を施し、内部には斜線を施していな
い。第６図に第５図のVI-VI線に沿った断面図を示す。
子として薄膜トランジスタ（以下では「TFT」と称す
る）が多用されている。TFTにはアモルファスシリコン
（以下では「a-Si」と称する）或いは多結晶シリコン
が、半導体材料として用いられる。第５図に従来の表示
装置に用いられるアクティブマトリクス基板のTFT40の
部分の平面図を示す。尚、第５図では重畳形成された膜
の周囲のみに斜線を施し、内部には斜線を施していな
い。第６図に第５図のVI-VI線に沿った断面図を示す。
このアクティブマトリクス基板は以下のようにして作
製される。ガラス基板21上にスパッタリング法により、
層厚3000〜4000ÅのTa金属が堆積され、フォトリソグラ
フィ法及びエッチングにより、ゲートバス配線23がパタ
ーン形成される。TFT40のゲート電極22はゲートバス配
線23の一部として形成され、ゲートバス配線23より幅が
大きくされている。ゲート電極22及びゲートバス配線23
の表面が陽極酸化され、ゲート絶縁膜として機能する陽
極酸化膜24が形成される。
製される。ガラス基板21上にスパッタリング法により、
層厚3000〜4000ÅのTa金属が堆積され、フォトリソグラ
フィ法及びエッチングにより、ゲートバス配線23がパタ
ーン形成される。TFT40のゲート電極22はゲートバス配
線23の一部として形成され、ゲートバス配線23より幅が
大きくされている。ゲート電極22及びゲートバス配線23
の表面が陽極酸化され、ゲート絶縁膜として機能する陽
極酸化膜24が形成される。
次に、基板21の全面にプラズマCVD法により、層厚200
0〜4000Åの窒化シリコン（以下では「SiNX」と称す
る）から成るゲート絶縁膜25が形成される。更に基板全
面に、後に半導体層26となるa-Si（ｉ）層（層厚100〜3
000Å）、及び後に絶縁層27となるSiNX層（層厚2000〜3
000Å）が順次堆積される。次に、上記SiNX層が所定の
形状にパターニングされ、ゲート電極22の上方のみを残
して絶縁層27が形成される。
0〜4000Åの窒化シリコン（以下では「SiNX」と称す
る）から成るゲート絶縁膜25が形成される。更に基板全
面に、後に半導体層26となるa-Si（ｉ）層（層厚100〜3
000Å）、及び後に絶縁層27となるSiNX層（層厚2000〜3
000Å）が順次堆積される。次に、上記SiNX層が所定の
形状にパターニングされ、ゲート電極22の上方のみを残
して絶縁層27が形成される。
絶縁層27を覆って全面に、後にコンタント層28となる
Ｐ（リン）をドープしたa-Si（n+）層（層厚300〜2000
Å）が、プラズマCVD法により堆積される。次に、上述
のa-Si（ｉ）層及びa-Si（n+）層が同時に所定の形状に
パターニングされ、半導体層26及びコンタクト層28が形
成される。この時点ではコンタクト層28は、絶縁層27上
で連続している。
Ｐ（リン）をドープしたa-Si（n+）層（層厚300〜2000
Å）が、プラズマCVD法により堆積される。次に、上述
のa-Si（ｉ）層及びa-Si（n+）層が同時に所定の形状に
パターニングされ、半導体層26及びコンタクト層28が形
成される。この時点ではコンタクト層28は、絶縁層27上
で連続している。
この基板の全面にMo、Ti、Al等の金属が2000〜10000
Åの厚さに堆積され、この金属層がエッチングによりパ
ターニングされて、ソース電極29、及びドレイン電極31
が形成される。このとき、絶縁層27上ではコンタクト層
28も同時にエッチング除去され、ソース電極29の下方の
部分と、ドレイン電極31の下方の部分とに分割される。
以上のようにしてTFT40が形成される。次に、スパッタ
リングにより基板全面に、ITO膜が堆積される。このITO
膜が所定の形状にパターニングされ、絵素電極32が形成
される。
Åの厚さに堆積され、この金属層がエッチングによりパ
ターニングされて、ソース電極29、及びドレイン電極31
が形成される。このとき、絶縁層27上ではコンタクト層
28も同時にエッチング除去され、ソース電極29の下方の
部分と、ドレイン電極31の下方の部分とに分割される。
以上のようにしてTFT40が形成される。次に、スパッタ
リングにより基板全面に、ITO膜が堆積される。このITO
膜が所定の形状にパターニングされ、絵素電極32が形成
される。
多数のこのようなTFT40が、ゲートバス配線23上に形
成され、アクティブマトリクス基板が構成されている。
ソースバス配線30はゲートバス配線23に直交して設けら
れ、ゲートバス配線23の方向に対して直角方向に並ぶそ
れぞれのTFT40のソース電極29に接続されている。
成され、アクティブマトリクス基板が構成されている。
ソースバス配線30はゲートバス配線23に直交して設けら
れ、ゲートバス配線23の方向に対して直角方向に並ぶそ
れぞれのTFT40のソース電極29に接続されている。
第７図に第５図の基板を用いたアクティブマトリクス
表示装置の断面図を示す。第７図では簡単のために、TF
T40を構成している膜、電極等の一部を省略して描かれ
ている。ガラス基板21上にTFT40、絵素電極32等が形成
されたアクティブマトリクス基板に対向して、ガラス基
板41が設けられている。ガラス基板41上には対向電極42
が形成されている。２つの基板21及び41の間には、液晶
43が封入されている。絵素電極32と対向電極42との間に
電圧が印加され、液晶43中の液晶分子の配向変換が行わ
れる。
表示装置の断面図を示す。第７図では簡単のために、TF
T40を構成している膜、電極等の一部を省略して描かれ
ている。ガラス基板21上にTFT40、絵素電極32等が形成
されたアクティブマトリクス基板に対向して、ガラス基
板41が設けられている。ガラス基板41上には対向電極42
が形成されている。２つの基板21及び41の間には、液晶
43が封入されている。絵素電極32と対向電極42との間に
電圧が印加され、液晶43中の液晶分子の配向変換が行わ
れる。
このようなアクティブマトリクス表示装置では、走査
信号がゲートバス配線23に順次入力され、これに対応す
るソースバス配線30に画像信号が入力され、絵素電極32
が駆動される。ゲートバス配線23及びソースバス配線30
の交点は、例えば480×640の絵素を有する表示装置で
は、307200箇所にも達する。この多数の交点のうち、一
箇所にでもゲートバス配線23及びソースバス配線30の間
のリークが生じると、該リーク箇所を交点とする十字型
のライン欠陥が生じる。このようなライン欠陥は画像品
位を著しく低下させ、表示装置の歩留りを低下させる。
信号がゲートバス配線23に順次入力され、これに対応す
るソースバス配線30に画像信号が入力され、絵素電極32
が駆動される。ゲートバス配線23及びソースバス配線30
の交点は、例えば480×640の絵素を有する表示装置で
は、307200箇所にも達する。この多数の交点のうち、一
箇所にでもゲートバス配線23及びソースバス配線30の間
のリークが生じると、該リーク箇所を交点とする十字型
のライン欠陥が生じる。このようなライン欠陥は画像品
位を著しく低下させ、表示装置の歩留りを低下させる。
上述の表示装置では、ゲートバス配線23及びソースバ
ス配線30の間を確実に絶縁するため、陽極酸化膜24の形
成が可能なTa金属がゲートバス配線23に用いられてい
る。しかも、Ta金属でゲートバス配線23を形成すると、
ゲートバス配線23の側面はなだらかな傾斜を持ったテー
パ状に形成される。そのため、ゲートバス配線23上に交
差するソースバス配線30が段切れを起こし難いという利
点がある。
ス配線30の間を確実に絶縁するため、陽極酸化膜24の形
成が可能なTa金属がゲートバス配線23に用いられてい
る。しかも、Ta金属でゲートバス配線23を形成すると、
ゲートバス配線23の側面はなだらかな傾斜を持ったテー
パ状に形成される。そのため、ゲートバス配線23上に交
差するソースバス配線30が段切れを起こし難いという利
点がある。
（発明が解決しようとする課題） ところが、ゲートバス配線23に用いられているTa金属
は比抵抗が大きいため、長いゲートバス配線23を有する
大型の精細な表示を行う表示装置では、走査信号が減衰
してしまう。そのため、ゲートバス配線23の走査信号の
入力部の近くに接続される絵素では充分な輝度が得られ
るが、該入力部から遠くに接続される絵素では充分な輝
度が得られなくなる。従って、同一のゲートバス配線23
上の絵素の列に、走査信号の入力部に近い方から遠い方
にかけて、輝度傾斜が生じることとなる。このような輝
度傾斜により、画面上の表示が不均一となる。
は比抵抗が大きいため、長いゲートバス配線23を有する
大型の精細な表示を行う表示装置では、走査信号が減衰
してしまう。そのため、ゲートバス配線23の走査信号の
入力部の近くに接続される絵素では充分な輝度が得られ
るが、該入力部から遠くに接続される絵素では充分な輝
度が得られなくなる。従って、同一のゲートバス配線23
上の絵素の列に、走査信号の入力部に近い方から遠い方
にかけて、輝度傾斜が生じることとなる。このような輝
度傾斜により、画面上の表示が不均一となる。
このような欠点を解消するために、ゲートバス配線23
をA1金属層上にTa金属層を重ねた２層構造とすることが
考えられる。A1金属はTaよりも比抵抗が小さいので、上
述の欠点は解消される。しかもTa金属層上には陽極酸化
膜24を形成し得る。このような２層構造を有するゲート
バス配線23は、A1金属とTa金属とが順に積層された後、
エッチングによって同時にパターニングされる。このよ
うにして作製されたゲートバス配線23の断面図を第８図
に示す。第８図に示すように、A1金属層33とTa金属層34
とのエッチング速度の違いにより、ゲートバス配線23の
断面は逆テーパ状に形成されている。即ち、A1金属層33
のエッチング速度はTa金属層34のそれに比べて大きいた
め、このような形状となる。
をA1金属層上にTa金属層を重ねた２層構造とすることが
考えられる。A1金属はTaよりも比抵抗が小さいので、上
述の欠点は解消される。しかもTa金属層上には陽極酸化
膜24を形成し得る。このような２層構造を有するゲート
バス配線23は、A1金属とTa金属とが順に積層された後、
エッチングによって同時にパターニングされる。このよ
うにして作製されたゲートバス配線23の断面図を第８図
に示す。第８図に示すように、A1金属層33とTa金属層34
とのエッチング速度の違いにより、ゲートバス配線23の
断面は逆テーパ状に形成されている。即ち、A1金属層33
のエッチング速度はTa金属層34のそれに比べて大きいた
め、このような形状となる。
ゲートバス配線23が逆テーパ状となると、ゲートバス
配線23上の全面に形成されるゲート絶縁膜25はゲートバ
ス配線23を完全に被覆し得ない。ゲートバス配線23の被
覆が不完全であると、後の例えばTFTの形成工程で用い
られるエッチャントによって、ゲートバス配線23が侵食
される。このような侵食が発生すると、ゲートバス配線
23の絶縁耐圧の低下や剥離につながる。
配線23上の全面に形成されるゲート絶縁膜25はゲートバ
ス配線23を完全に被覆し得ない。ゲートバス配線23の被
覆が不完全であると、後の例えばTFTの形成工程で用い
られるエッチャントによって、ゲートバス配線23が侵食
される。このような侵食が発生すると、ゲートバス配線
23の絶縁耐圧の低下や剥離につながる。
このような欠点を解消するために、第９図に示すよう
に、ゲートバス配線23を比抵抗の小さいA1金属等から成
る下部ゲート配線33と、下部ゲート配線33を被覆し、Ta
金属から成る上部ゲート配線34とによって構成すること
が考えられる。このような構成によれば、比抵抗の小さ
い下部ゲート配線33によって前述の不均一表示の発生が
防止される。ゲートバス配線23の断面形状が逆テーパ状
となることもない。
に、ゲートバス配線23を比抵抗の小さいA1金属等から成
る下部ゲート配線33と、下部ゲート配線33を被覆し、Ta
金属から成る上部ゲート配線34とによって構成すること
が考えられる。このような構成によれば、比抵抗の小さ
い下部ゲート配線33によって前述の不均一表示の発生が
防止される。ゲートバス配線23の断面形状が逆テーパ状
となることもない。
ところが、このような２層構造を有するゲートバス配
線を形成するには、２度のパターン形成を行う必要があ
る。そのために製造コストが高くなるという新たな問題
点が生じる。更に、このような２層構造を有するゲート
バス配線23では、上部ゲート配線34の幅は下部ゲート配
線33より１〜５μｍ大きくされ、上部ゲート配線34は下
部ゲート配線33を完全に被覆して形成されることが必要
である。なぜなら、Ta金属の上部ゲート配線34をパター
ン形成する工程では、Ta金属のエッチング速度よりもA1
のそれの方が遥かに大きいからである。このようにゲー
トバス配線23の幅が大きくなると、表示画面全体に対し
てゲートバス配線の占める割合が大きくなり、開口率が
低下する。開口率が低下すると表示画面が暗くなるとい
う問題点が生じる。
線を形成するには、２度のパターン形成を行う必要があ
る。そのために製造コストが高くなるという新たな問題
点が生じる。更に、このような２層構造を有するゲート
バス配線23では、上部ゲート配線34の幅は下部ゲート配
線33より１〜５μｍ大きくされ、上部ゲート配線34は下
部ゲート配線33を完全に被覆して形成されることが必要
である。なぜなら、Ta金属の上部ゲート配線34をパター
ン形成する工程では、Ta金属のエッチング速度よりもA1
のそれの方が遥かに大きいからである。このようにゲー
トバス配線23の幅が大きくなると、表示画面全体に対し
てゲートバス配線の占める割合が大きくなり、開口率が
低下する。開口率が低下すると表示画面が暗くなるとい
う問題点が生じる。
本発明は上述の問題点を解決するものであり、本発明
の目的は、比抵抗の小さいゲート配線を有し、開口率が
低下しないアクティブマトリクス表示装置を提供するこ
とである。
の目的は、比抵抗の小さいゲート配線を有し、開口率が
低下しないアクティブマトリクス表示装置を提供するこ
とである。
（課題を解決するための手段） 本発明に係るアクティブマトリクス表示装置は、一対
の絶縁性基板と、該一対の基板の何れか一方の基板内面
にマトリクス状に配列された絵素電極と、該絵素電極の
間に並行する走査線とを有するものである。該走査線
は、第１の金属層と第２の金属層とが交互に積層された
積層構造を有し、該第１の金属層のエッチング速度は該
第２の金属層のエッチング速度より大きく、該第１の金
属層の比抵抗は該第２の金属層の比抵抗より小さく設定
されており、該走査線の断面形状は、そのエッチング処
理によりその下側ほど外側に広がったテーパ状となって
いる。そのことにより上記目的が達成される。
の絶縁性基板と、該一対の基板の何れか一方の基板内面
にマトリクス状に配列された絵素電極と、該絵素電極の
間に並行する走査線とを有するものである。該走査線
は、第１の金属層と第２の金属層とが交互に積層された
積層構造を有し、該第１の金属層のエッチング速度は該
第２の金属層のエッチング速度より大きく、該第１の金
属層の比抵抗は該第２の金属層の比抵抗より小さく設定
されており、該走査線の断面形状は、そのエッチング処
理によりその下側ほど外側に広がったテーパ状となって
いる。そのことにより上記目的が達成される。
（作用） この発明においては、積層構造の走査線を構成する第
１及び第２の金属膜のうちの第１の金属膜を、その比抵
抗が該第２の金属層の比抵抗より小さいものとしている
ため、走査線の抵抗が低減されることとなり、これによ
り均一な表示画面が得られる。
１及び第２の金属膜のうちの第１の金属膜を、その比抵
抗が該第２の金属層の比抵抗より小さいものとしている
ため、走査線の抵抗が低減されることとなり、これによ
り均一な表示画面が得られる。
また、エッチング速度が異なる第１及び第２の金属膜
を積層してなる走査線の断面形状が、そのエッチング処
理によりその下側ほど外側に広がったテーパ状となって
いるため、この走査線上に形成される絶縁膜が走査線を
完全に被覆することとなり、後工程，例えばスイッチン
グ素子のエッチング工程に用いられるエッチャントによ
り走査線が侵食されるのを防止することができ、また上
記走査線の断面形状を裾広がりのテーパ状とするための
エッチング処理も、第１及び第２の金属層のエッチング
速度の違いを利用して簡単に、つまりエッチング条件を
処理中に変えることなく行うことができる。
を積層してなる走査線の断面形状が、そのエッチング処
理によりその下側ほど外側に広がったテーパ状となって
いるため、この走査線上に形成される絶縁膜が走査線を
完全に被覆することとなり、後工程，例えばスイッチン
グ素子のエッチング工程に用いられるエッチャントによ
り走査線が侵食されるのを防止することができ、また上
記走査線の断面形状を裾広がりのテーパ状とするための
エッチング処理も、第１及び第２の金属層のエッチング
速度の違いを利用して簡単に、つまりエッチング条件を
処理中に変えることなく行うことができる。
さらに、走査線の断面形状が裾広がりのテーパ状とな
っているため、走査線の配置部分での段差がなくなり、
この走査線上にこれと交差するよう形成される配線層の
断線がなくなる。
っているため、走査線の配置部分での段差がなくなり、
この走査線上にこれと交差するよう形成される配線層の
断線がなくなる。
（実施例） まず、本発明の基本原理について第４図を用いて説明
する。
する。
第４図に示すように、本発明のアクティブマトリクス
表示装置では、走査線は第１の金属膜35と第２の金属膜
36とが交互に積層された積層構造を有している。第１の
金属層35は第２の金属層36より比抵抗が小さいので走査
線全体の抵抗は低減される。これにより、均一な表示画
面が得られる。また、第２の金属層36のエッチング速度
は第１の金属層35のエッチング速度より小さい。エッチ
ング速度の異なる金属層を交互に重畳した後、エッチン
グによって走査線のパターニングを行うと、走査線の断
面形状は、基板21上から遠ざかるに従って幅が狭くされ
たテーパ状となる。走査線の断面形状がテーパ状である
と、走査線の配置部分での段差がなくなり、走査線上に
形成される絶縁膜は、該走査線に完全に被覆することと
なる。走査線の被覆が完全であると、後の工程，例えば
スイッチング素子の形成工程に用いられるエッチャント
によって、走査線が侵食されるのを防止し得る。
表示装置では、走査線は第１の金属膜35と第２の金属膜
36とが交互に積層された積層構造を有している。第１の
金属層35は第２の金属層36より比抵抗が小さいので走査
線全体の抵抗は低減される。これにより、均一な表示画
面が得られる。また、第２の金属層36のエッチング速度
は第１の金属層35のエッチング速度より小さい。エッチ
ング速度の異なる金属層を交互に重畳した後、エッチン
グによって走査線のパターニングを行うと、走査線の断
面形状は、基板21上から遠ざかるに従って幅が狭くされ
たテーパ状となる。走査線の断面形状がテーパ状である
と、走査線の配置部分での段差がなくなり、走査線上に
形成される絶縁膜は、該走査線に完全に被覆することと
なる。走査線の被覆が完全であると、後の工程，例えば
スイッチング素子の形成工程に用いられるエッチャント
によって、走査線が侵食されるのを防止し得る。
また、走査線の配置部分での段差がなくなるので、こ
の走査線上にこれと交差するよう形成される配線層の断
線がなくなる。
の走査線上にこれと交差するよう形成される配線層の断
線がなくなる。
以下、本発明の実施例について説明する。
第１図に本発明の表示装置の１実施例に用いられるア
クティブマトリクス基板の平面図を示す。尚、第１図で
は重畳形成された膜の周囲のみに斜線を施し、内部には
斜線を施していない。第２図に第１図のII-II線に沿っ
た断面図を示す。第3A図〜第3F図に第１図のアクティブ
マトリクス基板の製造工程を示す。
クティブマトリクス基板の平面図を示す。尚、第１図で
は重畳形成された膜の周囲のみに斜線を施し、内部には
斜線を施していない。第２図に第１図のII-II線に沿っ
た断面図を示す。第3A図〜第3F図に第１図のアクティブ
マトリクス基板の製造工程を示す。
本実施例を製造工程に従って説明する。ガラス基板１
上に３層のTa金属層５と、２層のA1金属層４とをスパッ
タリング法により、交互に連続して堆積した。最上層は
Ta金属層５である。Ta金属層５及びA1金属層４の１層当
りの層厚は50〜300Åである。最上層のTa金属層５上に
所定の形状のフォトレジスト膜からなるマスクを形成し
た。このマスクを用いてエッチングを行い、第１図に示
す形状のゲートバス配線３を形成した（第3A図）。この
エッチングにより、ゲートバス配線３の断面形状は、基
板１から遠ざかるにつれて幅が小さくされたテーパ状と
なる。尚、第１図に示すように、TFT50のゲート電極２
は、ゲートバス配線３の一部として形成される。ゲート
電極２となる部分の幅は、ゲートバス配線３のゲート電
極２以外の部分の幅に比べ大きくされている。
上に３層のTa金属層５と、２層のA1金属層４とをスパッ
タリング法により、交互に連続して堆積した。最上層は
Ta金属層５である。Ta金属層５及びA1金属層４の１層当
りの層厚は50〜300Åである。最上層のTa金属層５上に
所定の形状のフォトレジスト膜からなるマスクを形成し
た。このマスクを用いてエッチングを行い、第１図に示
す形状のゲートバス配線３を形成した（第3A図）。この
エッチングにより、ゲートバス配線３の断面形状は、基
板１から遠ざかるにつれて幅が小さくされたテーパ状と
なる。尚、第１図に示すように、TFT50のゲート電極２
は、ゲートバス配線３の一部として形成される。ゲート
電極２となる部分の幅は、ゲートバス配線３のゲート電
極２以外の部分の幅に比べ大きくされている。
次に、ゲートバス配線３の陽極酸化を行い、ゲートバ
ス配線３の最上層のTa金属層５をTa2O5とした。この
時、ゲートバス配線３の側面に露出しているTa金属層５
も同時に陽極酸化される。Ta金属層５の陽極酸化によ
り、ゲートバス配線３の上面及び側面には陽極酸化膜６
が形成される（第３図Ｂ）。陽極酸化膜６はゲート絶縁
膜として機能する。また、Ta2O5から成る陽極酸化膜６
は耐エッチング性に優れているので、後のエッチング工
程でゲートバス配線３を保護する役割も果たすことがで
きる。
ス配線３の最上層のTa金属層５をTa2O5とした。この
時、ゲートバス配線３の側面に露出しているTa金属層５
も同時に陽極酸化される。Ta金属層５の陽極酸化によ
り、ゲートバス配線３の上面及び側面には陽極酸化膜６
が形成される（第３図Ｂ）。陽極酸化膜６はゲート絶縁
膜として機能する。また、Ta2O5から成る陽極酸化膜６
は耐エッチング性に優れているので、後のエッチング工
程でゲートバス配線３を保護する役割も果たすことがで
きる。
更に、基板１の全面にプラズマCVD法により、SiNXか
ら成るゲート絶縁膜７（層厚2000〜5000Å）を形成し
た。次に、基板１の全面に、後に半導体層８となるa-Si
（ｉ）層（層厚300〜1000Å）、及び後に絶縁層９とな
るSiNX層（層厚500〜2000Å）を順次堆積させた。後に
絶縁層９となる上記SiNX層を所定の形状にパターニング
し、ゲート電極２の上方のみを残して絶縁層９を形成し
た（第3C図）。
ら成るゲート絶縁膜７（層厚2000〜5000Å）を形成し
た。次に、基板１の全面に、後に半導体層８となるa-Si
（ｉ）層（層厚300〜1000Å）、及び後に絶縁層９とな
るSiNX層（層厚500〜2000Å）を順次堆積させた。後に
絶縁層９となる上記SiNX層を所定の形状にパターニング
し、ゲート電極２の上方のみを残して絶縁層９を形成し
た（第3C図）。
絶縁層９を覆って全面に、後にコンタクト層10となる
Ｐ（リン）をドープしたa-Si（n+）層（層厚500〜1500
Å）を、プラズマCVD法により堆積した。次に、上述のa
-Si（ｉ）層及びa-Si（n+）層を所定の形状にパターニ
ングし、半導体層８及びコンタクト層10を形成した（第
3D図）。コンタクト層10は半導体層８と、後に形成され
るソース電極11及びドレイン電極13とのオーミックコン
タクトのために設けられる。この時点ではコンタクト層
10は、絶縁層９上で連続している。
Ｐ（リン）をドープしたa-Si（n+）層（層厚500〜1500
Å）を、プラズマCVD法により堆積した。次に、上述のa
-Si（ｉ）層及びa-Si（n+）層を所定の形状にパターニ
ングし、半導体層８及びコンタクト層10を形成した（第
3D図）。コンタクト層10は半導体層８と、後に形成され
るソース電極11及びドレイン電極13とのオーミックコン
タクトのために設けられる。この時点ではコンタクト層
10は、絶縁層９上で連続している。
この基板の全面にMo金属層（層厚2000〜3000Å）を堆
積し、このMo金属層をエッチングによりパターニングし
て、ソース電極11及びドレイン電極13を形成した。この
時、絶縁層９上ではコンタクト層10も同時にエッチング
除去され、ソース電極11の下方の部分と、ドレイン電極
13の下方の部分とに分割される（第3E図）。また、第１
図に示すソースバス配線12もこの時に同時に形成され
る。ソースバス配線12はゲート絶縁膜７及び陽極酸化膜
６を介して、ゲートバス配線３と交差することになる。
積し、このMo金属層をエッチングによりパターニングし
て、ソース電極11及びドレイン電極13を形成した。この
時、絶縁層９上ではコンタクト層10も同時にエッチング
除去され、ソース電極11の下方の部分と、ドレイン電極
13の下方の部分とに分割される（第3E図）。また、第１
図に示すソースバス配線12もこの時に同時に形成され
る。ソースバス配線12はゲート絶縁膜７及び陽極酸化膜
６を介して、ゲートバス配線３と交差することになる。
次に、スパッタリングにより基板１の全面に、ITO膜
を堆積させた。このITO膜が所定の形状にパターニング
され、絵素電極14が形成され（第3F図）、アクティブマ
トリクス基板が作製される。
を堆積させた。このITO膜が所定の形状にパターニング
され、絵素電極14が形成され（第3F図）、アクティブマ
トリクス基板が作製される。
本実施例では、ゲートバス配線３は比抵抗の小さいA1
金属層４と、Ta金属層５とが重畳された積層構造を有し
ているので、ゲートバス配線３の抵抗は低減されてい
る。従って、本実施例では同一ゲートバス配線３に接続
された絵素電極14によって表示される絵素の列に、輝度
傾斜は生じない。従って、均一な表示画面が得られる。
金属層４と、Ta金属層５とが重畳された積層構造を有し
ているので、ゲートバス配線３の抵抗は低減されてい
る。従って、本実施例では同一ゲートバス配線３に接続
された絵素電極14によって表示される絵素の列に、輝度
傾斜は生じない。従って、均一な表示画面が得られる。
本実施例のゲートバス配線３の上には、Ta金属層５を
陽極酸化して得られる陽極酸化膜６が形成されている。
また、ゲートバス配線３の断面形状は、基板１上から遠
ざかるに従って幅が小さくされたテーパ状である。この
ようにゲートバス配線３の断面形状がテーパ状である
と、陽極酸化膜６を介してゲートバス配線３上に形成さ
れるゲート絶縁膜７は、ゲートバス配線３及び陽極酸化
膜６を確実に被覆し得る。ゲート絶縁膜７の被覆が確実
であること、及び陽極酸化膜６を形成し得ることによっ
て、後の例えばTFT50の形成工程で使用されるエッチャ
ントによって、ゲートバス配線３が侵食されるのを防止
し得る。また、ソースバス配線12とゲートバス配線との
間のリークも防がれる。更に、ゲートバス配線３の断面
形状がテーパ状であると、ゲートバス配線３と交差する
ソースバス配線12の段切れが防止される。
陽極酸化して得られる陽極酸化膜６が形成されている。
また、ゲートバス配線３の断面形状は、基板１上から遠
ざかるに従って幅が小さくされたテーパ状である。この
ようにゲートバス配線３の断面形状がテーパ状である
と、陽極酸化膜６を介してゲートバス配線３上に形成さ
れるゲート絶縁膜７は、ゲートバス配線３及び陽極酸化
膜６を確実に被覆し得る。ゲート絶縁膜７の被覆が確実
であること、及び陽極酸化膜６を形成し得ることによっ
て、後の例えばTFT50の形成工程で使用されるエッチャ
ントによって、ゲートバス配線３が侵食されるのを防止
し得る。また、ソースバス配線12とゲートバス配線との
間のリークも防がれる。更に、ゲートバス配線３の断面
形状がテーパ状であると、ゲートバス配線３と交差する
ソースバス配線12の段切れが防止される。
（発明の効果） 本発明のアクティブマトリクス表示装置は、比抵抗の
小さい走査線を有しているので、均一な表示画面を有す
る表示装置が得られる。また、本発明の表示装置では走
査線の幅を大きくする必要がないので、開口率の低下も
生じない。また、エッチング速度が異なる第１及び第２
の金属膜を積層してなる走査線の断面形状が、そのエッ
チング処理によりその下側ほど外側に広がったテーパ状
となっているため、走査線の配置部分での段差がなくな
ることとなり、走査線上に形成される絶縁膜のカバレッ
ジがよくなって、後工程の処理による走査線の侵食をな
くすことができ、また走査線上での他の配線層の断線を
回避できる。また上記走査線の断面形状を裾広がりのテ
ーパ状とするためのエッチング処理も、第１及び第２の
金属層のエッチング速度の違いを利用して簡単に、つま
りエッチング条件を処理中に変えることなく行うことが
できる。従って、本発明によれば均一で明るい表示画面
を有する表示装置が得られ、表示装置の歩留りも向上す
る。更に、表示装置の大型化、精細化にも対処し得る。
小さい走査線を有しているので、均一な表示画面を有す
る表示装置が得られる。また、本発明の表示装置では走
査線の幅を大きくする必要がないので、開口率の低下も
生じない。また、エッチング速度が異なる第１及び第２
の金属膜を積層してなる走査線の断面形状が、そのエッ
チング処理によりその下側ほど外側に広がったテーパ状
となっているため、走査線の配置部分での段差がなくな
ることとなり、走査線上に形成される絶縁膜のカバレッ
ジがよくなって、後工程の処理による走査線の侵食をな
くすことができ、また走査線上での他の配線層の断線を
回避できる。また上記走査線の断面形状を裾広がりのテ
ーパ状とするためのエッチング処理も、第１及び第２の
金属層のエッチング速度の違いを利用して簡単に、つま
りエッチング条件を処理中に変えることなく行うことが
できる。従って、本発明によれば均一で明るい表示画面
を有する表示装置が得られ、表示装置の歩留りも向上す
る。更に、表示装置の大型化、精細化にも対処し得る。
第１図は本発明のアクティブマトリクス表示装置の１実
施例に用いられるアクティブマトリクス基板の平面図、
第２図は第１図のII-II線に沿った断面図、第3A図〜第3
F図は第２図の基板の製造工程を示す図、第４図は本発
明表示装置の走査線の断面構成の説明図、第５図は従来
のアクティブマトリクス基板の平面図、第６図は第５図
のVI-VI線に沿った断面図、第７図は従来のアクティブ
マトリクス表示装置の断面図、第８図は２層構造を有す
るゲートバス配線の断面図、第９図はゲートバス配線の
改良例の断面図である。 １……ガラス基板、２……ゲート電極、３……ゲートバ
ス配線、４……A1金属層、５……Ta金属層、６……陽極
酸化膜、７……ゲート絶縁膜、８……半導体層、11……
ソース電極、12……ソースバス配線、13……ドレイン電
極、14……絵素電極、50……TFT。
施例に用いられるアクティブマトリクス基板の平面図、
第２図は第１図のII-II線に沿った断面図、第3A図〜第3
F図は第２図の基板の製造工程を示す図、第４図は本発
明表示装置の走査線の断面構成の説明図、第５図は従来
のアクティブマトリクス基板の平面図、第６図は第５図
のVI-VI線に沿った断面図、第７図は従来のアクティブ
マトリクス表示装置の断面図、第８図は２層構造を有す
るゲートバス配線の断面図、第９図はゲートバス配線の
改良例の断面図である。 １……ガラス基板、２……ゲート電極、３……ゲートバ
ス配線、４……A1金属層、５……Ta金属層、６……陽極
酸化膜、７……ゲート絶縁膜、８……半導体層、11……
ソース電極、12……ソースバス配線、13……ドレイン電
極、14……絵素電極、50……TFT。
Claims (1)
- 【請求項１】一対の絶縁性基板と、該一対の基板の何れ
か一方の基板内面にマトリクス状に配列された絵素電極
と、該絵素電極の間に並行する走査線と、を有するアク
ティブマトリクス表示装置であって、 該走査線は、第１の金属層と第２の金属層とが交互に積
層された積層構造を有し、 該第１の金属層のエッチング速度は該第２の金属層のエ
ッチング速度より大きく、該第１の金属層の比抵抗は該
第２の金属層の比抵抗より小さく設定されており、 該走査線の断面形状は、そのエッチング処理によりその
下側ほど外側に広がったテーパ状となっているアクティ
ブマトリクス表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24386989A JPH0820645B2 (ja) | 1989-09-19 | 1989-09-19 | アクティブマトリクス表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24386989A JPH0820645B2 (ja) | 1989-09-19 | 1989-09-19 | アクティブマトリクス表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03105325A JPH03105325A (ja) | 1991-05-02 |
| JPH0820645B2 true JPH0820645B2 (ja) | 1996-03-04 |
Family
ID=17110190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24386989A Expired - Lifetime JPH0820645B2 (ja) | 1989-09-19 | 1989-09-19 | アクティブマトリクス表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0820645B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9388283B2 (en) | 2013-09-25 | 2016-07-12 | Ticona Llc | Method of polyarylene sulfide crystallization |
| US9403948B2 (en) | 2013-09-25 | 2016-08-02 | Ticona Llc | Salt byproduct separation during formation of polyarylene sulfide |
| US9562139B2 (en) | 2013-09-25 | 2017-02-07 | Ticona Llc | Process for forming low halogen content polyarylene sulfides |
| US9587074B2 (en) | 2013-09-25 | 2017-03-07 | Ticona Llc | Multi-stage process for forming polyarylene sulfides |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4085094B2 (ja) * | 2004-02-19 | 2008-04-30 | シャープ株式会社 | 導電素子基板の製造方法、液晶表示装置の製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0671082B2 (ja) * | 1987-04-02 | 1994-09-07 | 株式会社精工舎 | 薄膜トランジスタ |
-
1989
- 1989-09-19 JP JP24386989A patent/JPH0820645B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9388283B2 (en) | 2013-09-25 | 2016-07-12 | Ticona Llc | Method of polyarylene sulfide crystallization |
| US9403948B2 (en) | 2013-09-25 | 2016-08-02 | Ticona Llc | Salt byproduct separation during formation of polyarylene sulfide |
| US9562139B2 (en) | 2013-09-25 | 2017-02-07 | Ticona Llc | Process for forming low halogen content polyarylene sulfides |
| US9587074B2 (en) | 2013-09-25 | 2017-03-07 | Ticona Llc | Multi-stage process for forming polyarylene sulfides |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03105325A (ja) | 1991-05-02 |
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Legal Events
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