JPH0672908B2

JPH0672908B2 - デ−タ変換回路

Info

Publication number: JPH0672908B2
Application number: JP58100591A
Authority: JP
Inventors: 修一亀山; 和徳浅田; 志津夫上倉
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1983-06-06
Filing date: 1983-06-06
Publication date: 1994-09-14
Anticipated expiration: 2009-09-14
Also published as: JPS59225443A

Description

【発明の詳細な説明】（イ）発明の技術分野本発明は、LSIテスタやボードテスタにおけるデータの
記憶容量や転送時間を節約するためのテストパターンデ
ータの拡大をなすデータ変換回路に関する。

（ロ）技術の背景 LSIテスタやボードテスタはこれらへ中央演算処理装置
（以下、CPUと略称する。）が接続され、CPUからテスタ
へテストパターンデータが供給されてLSI等のテストが
行なわれている。

そのテストパターンデータはそのデータの性質に何らの
配慮も払うことなく、テスタ側で要求されるテストパタ
ーンデータをCPUからテスタへ、又テスタで得られるデ
ータをそのままテスタからCPUへ送るような技法を採っ
ていた。

しかしながら、それらのデータ中には、転送する必要の
ないものも含まれていることから、その改善を果たしう
る技術手段の開発が要望されている。

（ハ）従来技術と問題点従来のLSIテスタ等とCPUとの間の転送データ形式は第１
図に示すように、CPUからの上のテストパターンデータ
格納形式（ａ）と、SIテスタ等のためのテストパターン
データを記憶するパターンメモリ上のデータ形式（第１
図の（ｂ））とは第１図に示すように異なっている。第
１図において、テスタのパターンメモリ３（第２図参
照）のビット幅は48ビットあるものとし、このメモリ３
の格納データの内、斜線部分はある被試験体（LSIやボ
ード）を試験する際に未使用のピンであるためダミーデ
ータを格納するものとして表わしてある。実際に使用す
るメモリのビット幅は29ビットである。しかし従来方法
ではダミーデータも含めたデータ形式のものをそのまま
CPUから転送しているため、１パターンあたり有効な29
ビットのデータを転送するのに、48ビットもの長さのデ
ータをCPUからLSIテスタへ転送しなければならなかっ
た。

従って、前述のようなデータ形式のデータをCPUからテ
スタへ転送するのに要する時間が長くなるばかりでな
く、CPU側での記憶容量を無駄に使われるし、又処理時
間も長くなる。

（ニ）発明の目的本発明は、上述したような従来技法の抱えている技術的
課題に鑑みて創作されたもので、その目的は、有効デー
タのみの処理を行う処理系からダミーデータを含むデー
タの処理系へデータを転送するデータ転送時間の短縮、
並びに処理時間及びデータ記憶容量の節減に寄与し得る
データ変換回路を提供することにある。

（ホ）発明の構成そして、この目的は、有効データのみから成る第１のデ
ータを取り扱うデータ授受系１と上記有効データ内にダ
ミーデータを介在させて成る第２のデータを取り扱うデ
ータ授受系５との間に介設されるデータ変換回路２にし
て、上記有効データの各ビットの展開位置を識別する識別情
報を記憶する識別テーブル15と、上記第２のデータを記憶するメモリ３と、上記データ授受系１と上記メモリ３との間であって、上
記データ授受系１から得られる第１のデータ内の上記識
別情報で識別される位置以外の位置に上記ダミーデータ
を付加して生成された第２のデータを上記メモリ３へ出
力する変換手段12,13,14,16,18,20,AG0〜AG15,FF1〜FF1
5とを備えて構成することによって達成される。

（ヘ）発明の実施例以下、添付図面を参照しながら、本発明の実施例を説明
する。

第２図は本発明を実施するシステム構成を示し、この図
において、１はCPU、２は拡大圧縮制御回路、３はパタ
ーンメモリ、４はピンエレクトロニクスであり、このピ
ンエレクトロニクスが被試験体例えば論理回路へ接続さ
れる。そのうちの拡大圧縮制御回路２の拡大制御部分に
本発明の要部があり、その詳細が第３図に示されてい
る。５は第２のデータを取り扱うデータ授受系である。

第３図は拡大制御部分を示す。この図において、10は第
２図のCPU1へバス11を介して接続されるシフトレジスタ
で、そのシフト動作はクロック制御回路12から線12₁を
経て供給されるクロックパルスによって生ぜしめられ
る。そのクロックパルスは又カウンタ13へも供給され
る。

上記シフトレジスタの出力信号はフリップフロップ回路
FF0,FF1,・・・,FF15を経て上述したパターンメモリ３
へ供給されるように構成されている。これらフリップフ
ロップ回路FF0,・・・,FF15へ拡大してセットされるデ
ータは、一時記憶回路14の出力信号によって指定される
ワード番号に記憶されるようになっている。一時記憶回
路14は回路12から線12₂を経て信号を受けて有効ピンテ
ーブル15から送出されるワード番号を発生するように構
成されている。

カウンタ13によってアクセスされる有効ピンテーブル1
5,テーブル15の所定の下位ビット、例えば下位４ビット
を受けるデコーダ16、及びデコーダ16の各出力を各別に
一方の入力へ受けるアンドゲートAG0,AG1,・・・,AG15
が上述したデータの拡大を生ぜしめる制御信号発生部で
あり、そのAG0,AG1,・・・,AG15の他方の入力へ共通に
クロック制御回路12から線17を経てクロック信号が供給
されるようになっている。又、テーブル15の上述下位ビ
ットより上位の各ビットは一致回路18の一方へ接続さ
れ、その他方へは回路14の出力が接続されており、一致
回路18が上記上位ビットで示されるワード番号が変わっ
たこと、即ちその変わる前のワード番号のワードがFF0,
FF1,・・・,FF15に拡大し終っていることを線18₁を経て
示すとき、クロック制御回路12はフリップフロップ回路
FF0,FF1,・・・,FF15並びにパターンメモリ３へ線19を
経てタイミング信号（データ書き込み信号）が供給され
るように構成されている。

20は試験パターン内最大ピ数制御回路で、１つの試験パ
ターン（試験単位）内に収容し得る被試験体の最大使用
ピン数に達したとき、カウンタ13のリセット動作及びメ
モリへの書き込み動作を生ぜしめるためのものである。

次に、上述構成の本発明回路の動作を説明する。

説明の都合上、CPU1からバス11を介してシフトレジスタ
10に被試験体のための有効ピンデータ、例えば第４図の
CPU上の各ワード番号の16ビット（ワード）の各々をFFi
（ｉ＝0,1,2,・・・,15のうちの１つ）を順次に指定セ
ットさせるための上述下位４ビットが各ワードの各ビッ
ト対応に予め登録されていると共に、拡大展開格納制御
上必要な制御ワード番号も上述各ビット対応に予め登録
されているとする。その１部を第４図及び第５図に示
す。但し、第４図及び第５図は、CPU上の32ビットの試
験パターン（CPU上の16ビット１ワード２つから成るパ
ターン）をパターンメモリ３上の48ビットの試験パター
ンへ拡大する例である。このパターンメモリの48ビット
は、被試験体に設けられている48個のピンと１対１の対
応関係にある。又、カウンタ13の値もシフトレジスタ10
の最右端ビットに対応する有効ピンテーブルのアドレス
の１つ前のアドレスをアクセスしうる値になっているも
のとする。又、FF0,FF2,・・・,FF15は初期的にリセッ
トされているとする。

この状態において、クロック制御回路12からシフトレジ
スタ10及びカウンタ13にクロックパルスが供給されてシ
フトレジスタ10から最右端のビットがシフトアウトされ
ると同時に、カンウンタ13の値によって有効ピンテーブ
ル15がアクセスされてその下位４ビットがデコーダ16へ
供給され、該下位４ビットによって指定されるデコーダ
出力線上に出力信号を送出してその出力線が接続されて
いるアンドゲートAGi（ｉ＝１〜15のうちのいづれか１
つで、又この時までに線17上にクロック信号が供給され
ている。）を経て出力され、対応するフリップフロップ
回路FFi（ｉ＝０〜15のうちの１つ）のクロック入力に
印加されて上述シフトアウトされたビットをその回路FF
iにセットする。

例えば、第４図に示すCPU上のOWのワードの番号１のビ
ット（第５図の（３）参照）は、上述のように有効ピン
テーブル15の対応メモリアドレス０（第５図の（１）参
照）に予め登録されている下位４ビットがデコーダ16で
デコードされて出力されるビットセレクト信号０（第５
図の（２）参照）によってFF0にセットされ、番号２の
ビット（第５図の（３）参照）は、メモリアドレス１
（第５図の（１）参照）に予め登録されている下位４ビ
ットがデコーダ16でデコードされて出力されるビットセ
レクト信号２（第５図）の（２）参照）によってFF2に
セットされる。次の番号３のビット（第３番目のビット
３）も同様にしてデコーダ16から出力されて来るビット
セレクト信号３（第５図の（２）参照）によってFF3に
セットされる。以下同様にして、第４図に示されるCPU
上の第１パターンを構成するOWのワードの各ビットが上
記のようにしてデコードされて出力されて来るビットセ
レクト信号によって指定される16個のフリップフロップ
回路FF0,FF1,・・・,FF15のうちの１つにセットされ
る。

この16個のフリップフロップ回路FF0,FF1,・・・,FF15
への展開動作は、テーブル15の上位６ビット（上述した
拡大展開格納制御上の制御ワード番号）が同一の制御ワ
ード番号を示している限り続く。第４図及び第５図に示
す例で言えば、メモリアドレス８まで同一の展開制御ワ
ード番号０まで続く。そして、シフトレジスタ10内の次
のビット10がシフトアウトされる時刻（カウンタ13から
メモリアドレス９が読み出された時刻）、つまり有効ピ
ンテーブル15の対応下位４ビット及び上位６ビットが読
み出される時刻に、一致回路18から線18₁を経て不一致
信号がクロック制御回路12へ供給されて線19上にデータ
書き込み信号が出力され、データ書き込み信号を受けた
パターンメモリ３は、一時記憶回路14にセットされてい
た展開制御ワード番号０で指定されるパターンメモリ３
のアドレスに、上述の如くして展開セットされたフリッ
プフロップ回路FF0,FF1,・・・,FF15の拡大されたワー
ドが書き込まれる。この16個のフリップフロップ回路FF
0,FF1,・・・,FF15へ展開セットされた後パターンメモ
リ３へ格納された状態を第４図のパターンメモリ３上の
データ格納形式の欄に示すように、CPU上のワードOWの
番号1,2,3,4,5,6,7,8,9のビットは、それぞれLSIテスタ
のピン番号0,2,3,6,7,9,10,12,14に対応するビット位置
に格納される。

又、フリップフロップ回路FF0,FF1,・・・,FF15は、線1
9上に出力され上記データ書き込み信号によってリセッ
トされて上記CPU上のワードOWの番号10のビットの展開
拡大のための初期状態に戻される。又、その時刻に、一
時記憶回路14にはクロック制御回路12から線12₂を経て
展開格納制御上の次の制御ワード番号１がセットされる
から、一致回路18は線18₁上の不一致信号を一致信号に
変更して、CPU上のワード番号OWの番号９ビットまでに
対し行なった展開動作をCPU上のワード番号OWの残りの
各ビット毎に順次に行なっていく。このワード番号OWの
残りの各ビット、即ち番号10,11,12,13,14,・・・のビ
ット（第４図のパターンメモリ３上のデータ格納形式及
び第５図にはその一部のみ示す。）は、それぞれ上述と
同様にしてデコーダ16から順次に出力されるビットセレ
クト信号1,2,4,6,8,・・・によってフリップフロップ回
路FF1,FF2,FF4,FF6,FF8,・・・にセットされた後、パタ
ーンメモリ３に格納される。この16個のフリップフロッ
プ回路FF0,FF1・・・,FF15へ展開されてパターンメモリ
３へ格納された状態を第４図のパターンメモリ３上のデ
ータ格納形式に示すように、CPU上のOWの番号10,11,12,
13,14,・・・のビットは、それぞれLSIテストのピン番
号17,18,20,22,24,・・・に対応する位置に格納され
る。

その後、CPU上の第１パターン内のワード1Wの各ビット
全部についても同様の展開格納処理が行なわれるが、そ
の各ビット全部についての逐一の説明は省略するか、そ
の番号29のビットについてのみ説明すれば、有効ピンテ
ーブル15においては、そのメモリアドレス1Cに対応し、
このアドレスにはデコーダ16でデコードしたときＥ（16
進表示の値）なるビットセレクト信号となる下位４ビッ
トが予め登録されており、その上位６ビットには展開制
御ワード番号２が予め登録されている（第５図の
（１），（２），（３），（４）参照）。

このようにして、CPU上の第１のパターン（第４図のCPU
上のテストパターンデータ格納形式の欄参照）がパター
ンメモリ３上の第１の試験パターンに展開されてパター
ンメモリ３に格納されると、カウンタ13は、パターンメ
モリ上の１つの試験パターンに収容し得る最大使用ピン
数に到達するので、試験パターン内最大ピン数制御回路
20は、その合図信号をクロック制御回路12へ転送され
る。これより、CPU上の１つの試験パターンの、パター
ンメモリ３上の１つの試験パターンへの展開格納処理は
終了して回路は初期状態に戻される。

以下同様に、CPU上の各試験パターンは、パターンメモ
リ３にパターンメモリ３上の試験パターンとして展開格
納（拡大）される。

このようにして拡大されてパターンメモリに、テストパ
ターンデータ本来のデータとして記憶されたそのデータ
は第１図のピンエレクトロニクス４を経て被試験体のテ
ストに供される。

上述のように、CPUからテスタへ転送されるデータは従
来のようなダミービットを含まない圧縮された形式であ
るから、データ転送に要する時間の短縮化ばかりでな
く、CPU側の処理時間及び記憶容量の節減に寄与すると
ころが大きい。

なお、CPUからテスタへの転送形式をビット直列に変更
してもよい。又、本発明は上述のようなテストデータ環
境内にのみ限定されるものではない。

（ト）発明の効果以上述べたように、本発明によれば、データ転送時間の短縮化、並びにCPUでの処理時間及び記憶容量の節減に大いに
寄与する等の効果が得られる。

【図面の簡単な説明】

第１図は従来技法を説明するための図、第２図は本発明
を実施するシステム構成を示す図、第３図は本発明の拡
大制御部分を示す図、第４図は試験パターン拡大の展開
図、第５図は試験パターンの拡大に関係する主要データ
を一覧表に示した図である。図中、１はCPU、２は拡大圧縮回路、３はパターンメモ
リ、４はピンエレクトロニクス、５はデータ授受系、10
はシフトレジスタ、12はクロック制御回路、13はカウン
タ、14は一時記憶回路、15は有効ピンテーブル、16はデ
コーダ、AG0,・・・,AG15はアンドゲート、FF0,・・・,
FF15はフリップフロップ回路、18は一致回路である。

Claims

【特許請求の範囲】

【請求項１】有効データのみから成る第１のデータを取
り扱うデータ授受系（１）と上記有効データ内にダミー
データを介在させて成る第２のデータを取り扱うデータ
授受系（５）との間に介設されるデータ変換回路（２）
にして、上記有効データの各ビットの展開位置を識別する識別情
報を記憶する識別テーブル（15）と、上記第２のデータを記憶するメモリ（３）と、上記データ授受系（１）と上記メモリ（３）との間であ
って、上記データ授受系（１）から得られる第１のデー
タ内の上記識別情報で識別される位置以外の位置に上記
ダミーデータを付加して生成された第２のデータを上記
メモリ（３）へ出力する変換手段（12,13,14,16,18,20,
AG0〜AG15,FF1〜FF15）とを備えて構成したことを特徴
とするデータ変換回路。