JPH0776780B2 - ラッチデータ読み取り回路 - Google Patents
ラッチデータ読み取り回路Info
- Publication number
- JPH0776780B2 JPH0776780B2 JP61046386A JP4638686A JPH0776780B2 JP H0776780 B2 JPH0776780 B2 JP H0776780B2 JP 61046386 A JP61046386 A JP 61046386A JP 4638686 A JP4638686 A JP 4638686A JP H0776780 B2 JPH0776780 B2 JP H0776780B2
- Authority
- JP
- Japan
- Prior art keywords
- latch
- circuit
- read
- latches
- outside
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】 〔概 要〕 ラッチデータの読み取り回路であって、ラッチイネーブ
ル回路とラッチ出力切替回路によりLSIチップ等の集積
回路チップのラッチ内容をLSIチップの外部から読み取
るようにしたものについて記述されている。
ル回路とラッチ出力切替回路によりLSIチップ等の集積
回路チップのラッチ内容をLSIチップの外部から読み取
るようにしたものについて記述されている。
本発明は、直接アクセス又は間接アクセスで読むことが
できないLSIチップ等の集積回路チップのラッチをLSIチ
ップの外部から読み取る回路に関する。
できないLSIチップ等の集積回路チップのラッチをLSIチ
ップの外部から読み取る回路に関する。
従来、LSIチップのラッチの読み取りは例えば第３図に
示す回路により行っていた。即ち、ラッチ４′から９′
までのデータ出力をすべてマルチプレクサ回路11′に集
める。そして、他のプロセッサ（図示省略）からバス1
4′とドライバ13′を介してアドレスラッチ１′へ送ら
れたアドレスをデコーダ２′でデコードし、オアゲート
07′経てセレクト信号SELをマルチプレクサ回路11′へ
入力させる。
示す回路により行っていた。即ち、ラッチ４′から９′
までのデータ出力をすべてマルチプレクサ回路11′に集
める。そして、他のプロセッサ（図示省略）からバス1
4′とドライバ13′を介してアドレスラッチ１′へ送ら
れたアドレスをデコーダ２′でデコードし、オアゲート
07′経てセレクト信号SELをマルチプレクサ回路11′へ
入力させる。
これによりマルチプレクサ回路11′に集めたラッチ出力
を選択してこれを直接アクセスで読み取れるラッチ10′
に格納すると共に読み取る。
を選択してこれを直接アクセスで読み取れるラッチ10′
に格納すると共に読み取る。
上述したように、第３図の従来技術では、すべてのラッ
チ出力をマルチプレクサ回路11′へ集めなければならな
い。従って、この従来回路ではラッチのデータ幅が大き
くなればなる程マルチプレクサ回路の数も大きくなって
多大なハードウエアを必要とするという問題点があっ
た。
チ出力をマルチプレクサ回路11′へ集めなければならな
い。従って、この従来回路ではラッチのデータ幅が大き
くなればなる程マルチプレクサ回路の数も大きくなって
多大なハードウエアを必要とするという問題点があっ
た。
更に、ラッチ個々の内容を読むことができないのでLSI
チップ内部の故障個所の調査に多大の時間を要するとい
問題点があった。
チップ内部の故障個所の調査に多大の時間を要するとい
問題点があった。
本発明の目的は、上述の問題点にかんがみ、多大なハー
ドウエアを追加することなく、LSIチップ外部からのア
クセスで読み取り不可能なLSIチップのラッチ内容を外
部から読み取ることを可能にし、かつ故障個所調査時間
を短縮することができるようにすることにある。
ドウエアを追加することなく、LSIチップ外部からのア
クセスで読み取り不可能なLSIチップのラッチ内容を外
部から読み取ることを可能にし、かつ故障個所調査時間
を短縮することができるようにすることにある。
本発明においては、集積回路チップの外部からのアクセ
スで読み取り不可能な集積回路チップの複数個の第１の
ラッチの各個に対して個別にクロックを入力するラッチ
イネーブル回路と、集積回路チップの外部に設けられた
第２のラッチの入力に接続されたマルチプレクサ回路
と、外部からの指示により上記マルチプレクサ回路のセ
レクト信号を与えるデコード回路とが設けられ、上記複
数個の第１のラッチにおいては直列に接続されたラッチ
によりラッチ群が形成され、複数のラッチ群の最後段の
第１のラッチの出力端子が上記マルチプレクサ回路の入
力端子に接続され、読み取られるべきデータを保持する
第１のラッチおよびその後段の各第１のラッチに、ラッ
チイネーブル回路よりクロックが順次与えられて、上記
読み取られるべきデータが転送され、上記ラッチ群の最
後段の第１のラッチから上記マルチプレクサ回路へ上記
読み取られるべきデータが出力され、上記デコード回路
から与えられたセレクト信号に基づき、上記マルチプレ
クサ回路により、上記マルチプレクサ回路に出力された
データが、上記集積回路チップの外部に設けられた第２
のラッチに格納されるようになっていることを特徴とす
るラッチデータ読み取り回路、が提供される。
スで読み取り不可能な集積回路チップの複数個の第１の
ラッチの各個に対して個別にクロックを入力するラッチ
イネーブル回路と、集積回路チップの外部に設けられた
第２のラッチの入力に接続されたマルチプレクサ回路
と、外部からの指示により上記マルチプレクサ回路のセ
レクト信号を与えるデコード回路とが設けられ、上記複
数個の第１のラッチにおいては直列に接続されたラッチ
によりラッチ群が形成され、複数のラッチ群の最後段の
第１のラッチの出力端子が上記マルチプレクサ回路の入
力端子に接続され、読み取られるべきデータを保持する
第１のラッチおよびその後段の各第１のラッチに、ラッ
チイネーブル回路よりクロックが順次与えられて、上記
読み取られるべきデータが転送され、上記ラッチ群の最
後段の第１のラッチから上記マルチプレクサ回路へ上記
読み取られるべきデータが出力され、上記デコード回路
から与えられたセレクト信号に基づき、上記マルチプレ
クサ回路により、上記マルチプレクサ回路に出力された
データが、上記集積回路チップの外部に設けられた第２
のラッチに格納されるようになっていることを特徴とす
るラッチデータ読み取り回路、が提供される。
本発明による回路においては、LSIチップ外部から各ラ
ッチに向かってクロックCKを送出するラッチイネーブル
回路が設けられる。例えばLSIチップのラッチ４の内容
を読み取りたい場合には順次ラッチ4,5,6にクロックを
送出すればマルチプレクサ回路にラッチ４の内容を出力
できる。LSIチップ外部からデコーダを介してマルチプ
レクサ回路の選択をするとラッチ４の内容がラッチ４の
内容がラッチ10に格納できる。LSIチップ外部からラッ
チ10を読めば、LSIチップのラッチ４の内容を読み取る
ことができる。これにより多大なハードウエアを追加す
ることなくLSIチップ外部からラッチ内容が読み取れか
つ故障個所調査時間を短縮することができる。
ッチに向かってクロックCKを送出するラッチイネーブル
回路が設けられる。例えばLSIチップのラッチ４の内容
を読み取りたい場合には順次ラッチ4,5,6にクロックを
送出すればマルチプレクサ回路にラッチ４の内容を出力
できる。LSIチップ外部からデコーダを介してマルチプ
レクサ回路の選択をするとラッチ４の内容がラッチ４の
内容がラッチ10に格納できる。LSIチップ外部からラッ
チ10を読めば、LSIチップのラッチ４の内容を読み取る
ことができる。これにより多大なハードウエアを追加す
ることなくLSIチップ外部からラッチ内容が読み取れか
つ故障個所調査時間を短縮することができる。
本発明の一実施例としてラッチデータの読み取り回路が
第１図に示される。第１図の回路においては、LSIチッ
プの外部からのアクセスで読み取り不可能なLSIチップ
の複数個の第１のラッチとしてのラッチ（Ｌ）4,5,6,7,
8,および９、およびLSIチップ外部からアクセス可能な
第２のラッチとしてのラッチ（Ｌ）10が設けられてい
る。第１図装置におけるラッチイネーブル回路３の具体
的構成が第２図に示される。
第１図に示される。第１図の回路においては、LSIチッ
プの外部からのアクセスで読み取り不可能なLSIチップ
の複数個の第１のラッチとしてのラッチ（Ｌ）4,5,6,7,
8,および９、およびLSIチップ外部からアクセス可能な
第２のラッチとしてのラッチ（Ｌ）10が設けられてい
る。第１図装置におけるラッチイネーブル回路３の具体
的構成が第２図に示される。
第１図、第２図において、アドレスラッチ（AL）１と各
ラッチ（Ｌ）が４乃至９間にラッチイネーブル回路（L
E）３が設けられる。アドレスラッチ１はバス（BUS）14
からデータとして送られて来たアドレスをドライバ13を
介して格納する。
ラッチ（Ｌ）が４乃至９間にラッチイネーブル回路（L
E）３が設けられる。アドレスラッチ１はバス（BUS）14
からデータとして送られて来たアドレスをドライバ13を
介して格納する。
デコーダ（DEC）２はマルチプレクサ回路（MPX）11と共
に各ラッチの内容のどれを選択して出力するかの切替回
路を構成する。
に各ラッチの内容のどれを選択して出力するかの切替回
路を構成する。
ラッチイネーブル回路（LE）３すなわちラッチへのデー
タセットクロック発生回路はデコーダ31、オアゲート01
乃至06、アンドゲートA1から構成され、LSIチップの各
第１のラッチ４乃至９に個別にクロックCK4乃至９を送
出する。４から９まではLSIチップの第１のラッチを示
し、個別にクロックCK4ないしCK9を与えられることによ
りデータ（DATA）または前段のラッチを出力保持する。
タセットクロック発生回路はデコーダ31、オアゲート01
乃至06、アンドゲートA1から構成され、LSIチップの各
第１のラッチ４乃至９に個別にクロックCK4乃至９を送
出する。４から９まではLSIチップの第１のラッチを示
し、個別にクロックCK4ないしCK9を与えられることによ
りデータ（DATA）または前段のラッチを出力保持する。
10はLSI外部からアクセス可能な第２のラッチであり、L
SIの第１のラッチ４乃至９の内容がこの第２のラッチ10
に格納される。
SIの第１のラッチ４乃至９の内容がこの第２のラッチ10
に格納される。
CLK1はLSI内部の通常のシステムクロックであり、CLK2
はLSI外部の他のプロセッサからライト命令が出される
度に入力されるクロックである。
はLSI外部の他のプロセッサからライト命令が出される
度に入力されるクロックである。
以下、上記構成を有する第１図、第２図装置の実施例の
動作を説明する。
動作を説明する。
LSIチップのラッチ４のデータ内容を読み取る場合につ
いて説明する。
いて説明する。
他のプロセッサからラッチ４のライト命令が出されると
共にそのアドレスがデータとしてバス14を伝送しドライ
バ13を介してアドレスラッチ１に格納される。
共にそのアドレスがデータとしてバス14を伝送しドライ
バ13を介してアドレスラッチ１に格納される。
この場合、LSIチップ外部からラッチ４の内容を読み取
るのであるからLSIチップ内部のクロックCLK1は必要な
くアンドゲートA7はゲートを閉じておく。
るのであるからLSIチップ内部のクロックCLK1は必要な
くアンドゲートA7はゲートを閉じておく。
従って、クロックCLK2に同期してデコーダ31を介し、先
ずアンドゲートA6のケードを開いて、オアゲート06によ
りラッチ４にクロックCK4を送る。
ずアンドゲートA6のケードを開いて、オアゲート06によ
りラッチ４にクロックCK4を送る。
これによりラッチ４の内容はこのラッチ４に保持され
る。
る。
次に、同様の動作によりLSIチップ外部からデコーダ31
を介してラッチ５に対してクロックCK5を送れば、ラッ
チ４の内容はラッチ５に転送される。
を介してラッチ５に対してクロックCK5を送れば、ラッ
チ４の内容はラッチ５に転送される。
更に、ラッチ６のクロックCK6を発生させればデータ（D
ATA）はラッチ５から６へ転送されかつマルチプレクサ
回路11へ出力される。
ATA）はラッチ５から６へ転送されかつマルチプレクサ
回路11へ出力される。
ここで、デコーダ２とオアゲート07によりラッチ４のセ
レクト信号（SEL）をマルチプレクサ回路11へ送れば、
該マルチプレクサ回路11へ出力されたラッチ６の内容が
ラッチ10へ格納される。
レクト信号（SEL）をマルチプレクサ回路11へ送れば、
該マルチプレクサ回路11へ出力されたラッチ６の内容が
ラッチ10へ格納される。
従って当初のクロックCK4で保持されたLSIチップのラッ
チ４の内容がラッチ5,6マルチプレクサ回路11へ順次転
送され最後にはLSIチップ外部からアクセス可能な第２
のラッチ10へ格納されたことになる。
チ４の内容がラッチ5,6マルチプレクサ回路11へ順次転
送され最後にはLSIチップ外部からアクセス可能な第２
のラッチ10へ格納されたことになる。
このため、LSIチップ外部から直接にアクセスできるラ
ッチ10の内容を他のプロセッサの直接アクセスにより読
み取ればドライバ12、バス14を介してLSIチップのラッ
チ４の内容を読み取ることができる。
ッチ10の内容を他のプロセッサの直接アクセスにより読
み取ればドライバ12、バス14を介してLSIチップのラッ
チ４の内容を読み取ることができる。
他のLSIチップの第１のラッチについても同様であっ
て、本発明によりLSIチップの第１のラッチの内容を、L
SIチップ外部から容易に読み取ることができる。
て、本発明によりLSIチップの第１のラッチの内容を、L
SIチップ外部から容易に読み取ることができる。
本発明によれば、LSIチップ外部から各ラッチに向かっ
て個別にクロックを送出するラッチイネーブル回路が設
けられ、LSIチップのラッチ４の内容を読み取りたい場
合には順次ラッチ4,5,6にクロックを送出すればマルチ
プレクサ回路にラッチ４の内容が出力され、LSIチップ
外部からデコーダを介してマルチプレクサ回路の選択を
するとラッチ４の内容がラッチ10に格納され、LSIチッ
プ外部からラッチ10を読めば、LSIチップのラッチ４の
内容が読み取ることができる。
て個別にクロックを送出するラッチイネーブル回路が設
けられ、LSIチップのラッチ４の内容を読み取りたい場
合には順次ラッチ4,5,6にクロックを送出すればマルチ
プレクサ回路にラッチ４の内容が出力され、LSIチップ
外部からデコーダを介してマルチプレクサ回路の選択を
するとラッチ４の内容がラッチ10に格納され、LSIチッ
プ外部からラッチ10を読めば、LSIチップのラッチ４の
内容が読み取ることができる。
これにより、多大なハードウエアを追加することなく、
LSIチップ外部からのアクセスで読み取り不可能なLSIチ
ップのラッチ内容を外部から読み取ることができ、かつ
故障個所調査時間を短縮することができる。
LSIチップ外部からのアクセスで読み取り不可能なLSIチ
ップのラッチ内容を外部から読み取ることができ、かつ
故障個所調査時間を短縮することができる。
第１図は本発明の一実施例としてのラッチデータの読み
取り回路を示す図、第２図は第１図装置におけるラッチ
イネーブル回路の具体的構成を示した図、第３図は従来
技術の説明図である。 （符号の説明） １……アドレスラッチ、２……デコーダ、 ３……ラッチイネーブル回路、 ４〜９……LSIチップ外部のアクセスで読み取り不可能
な第１のラッチ、 10……LSI外部からアクセス可能な第２のラッチ、 11……マルチプレクサ回路、12,13……ドライバ、 14……バス、07……オアゲート。
取り回路を示す図、第２図は第１図装置におけるラッチ
イネーブル回路の具体的構成を示した図、第３図は従来
技術の説明図である。 （符号の説明） １……アドレスラッチ、２……デコーダ、 ３……ラッチイネーブル回路、 ４〜９……LSIチップ外部のアクセスで読み取り不可能
な第１のラッチ、 10……LSI外部からアクセス可能な第２のラッチ、 11……マルチプレクサ回路、12,13……ドライバ、 14……バス、07……オアゲート。
フロントページの続き (72)発明者 高橋 晴雄 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 山名 秀樹 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭61−35373（ＪＰ，Ａ)
Claims (1)
- 【請求項１】集積回路チップの外部からのアクセスで読
み取り不可能な集積回路チップの複数個の第１のラッチ
の各個に対して個別にクロックを入力するラッチイネー
ブル回路と、 集積回路チップの外部に設けられた第２のラッチの入力
に接続されたマルチプレクサ回路と、 外部からの指示により上記マルチプレクサ回路のセレク
ト信号を与えるデコード回路とが設けられ、 上記複数個の第１のラッチにおいては直列に接続された
ラッチによりラッチ群が形成され、複数のラッチ群の最
後段の第１のラッチの出力端子が上記マルチプレクサ回
路の入力端子に接続され、 路み取られるべきデータを保持する第１のラッチおよび
その後段の各第１のラッチに、ラッチイネーブル回路よ
りクロックが順次与えられて、上記読み取られるべきデ
ータが転送され、上記ラッチ群の最後段の第１のラッチ
から上記マルチプレクサ回路へ上記読み取られるべきデ
ータが出力され、 上記デコード回路から与えられたセレクト信号に基づ
き、上記マルチプレクサ回路により、上記マルチブレク
サ回路に出力されたデータが、上記集積回路チップの外
部に設けられた第２のラッチに格納されるようになって
いる、 ことを特徴とするラッチデータ読み取り回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61046386A JPH0776780B2 (ja) | 1986-03-05 | 1986-03-05 | ラッチデータ読み取り回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61046386A JPH0776780B2 (ja) | 1986-03-05 | 1986-03-05 | ラッチデータ読み取り回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62204348A JPS62204348A (ja) | 1987-09-09 |
| JPH0776780B2 true JPH0776780B2 (ja) | 1995-08-16 |
Family
ID=12745701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61046386A Expired - Lifetime JPH0776780B2 (ja) | 1986-03-05 | 1986-03-05 | ラッチデータ読み取り回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0776780B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6135373A (ja) * | 1984-07-27 | 1986-02-19 | Nec Corp | デジタル論理回路 |
-
1986
- 1986-03-05 JP JP61046386A patent/JPH0776780B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62204348A (ja) | 1987-09-09 |
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