JPH067417B2 - リ−ル・モ−タ制御回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ヘリカルスキャン形ＶＴＲのリール・モータ
制御回路に関し、特に、テープ走行速度が記録時と異な
る速度の状態で再生する時のリール・モータ制御回路に
関する。

〔従来の技術〕 従来、この種のリール・モータ制御方式の基本的なヘッ
ドドラムにテープを巻き付けた状態で、リール・モータ
の回転速度を変化することにより、通常記録再生するテ
ープスピードに対して、数倍の速度でテープを走行させ
た場合、テープ上のトラックに対して再生ヘッドが正確
にトレース出来ない。つまり、テープ上に異なったアジ
マス角度を持った２つの記録ヘッドで記録されたトラッ
クを、再生ヘッドは斜めに横切りながら再生する事にな
る。この場合、アジマス角の関係上再生ヘッドに出力さ
れる信号は第７図のヘッドアンプ出力信号の様になる。
つまりテープ上に記録された時の記録ヘッドと再生時の
再生ヘッドが同一の場合にはヘッドアンプ出力信号は増
大し、逆に、異なる場合には減少する。テープ走行速度
制御は、このヘッドアンプ出力信号をエンベロップ検波
し、それをさらに、コンパレータでコンパレートし二値
化信号とし、この二値化信号のパルス数をヘッドスウィ
ッチ信号のハイレベル区間（またはローレベル区間）
で、何個発生させるかを制御することにより行なってお
り、具体的にはこのパルス数が目標値になるようにリー
ル・モータの制御を行なうものである。ここで、上述の
パルスの発生個数ｌは次の様に決定出来る。

ここで、ｎ：整数 υＴ(1)：順方向１倍速再生時のテープ速度 υＨ(n)：ｎ倍速再生時の再生ヘッド速度 θＡ ：テープ対再生ヘッドの取り付け角度 θｍ(n)：ｎ倍速再生時のテープ方向に対する テープ上に記録されているトラック角度 Δθｍ(n)：ｎ倍速再生時の１倍速再生に対する トラック角度差 Ｗ：有効記録領域のテープ幅 Ｔｗ：記録トラックのピッチ である。

第１０図は、ＶＨＳ規格のＶＴＲでＳＰモードで記録し
たテープを倍速にて再生した時のテープ走行速度の倍数
と再生されたエンベロープ波形の個数の関係を例として
示したグラフである。

第６図は従来の上述の基本原理を応用して実現した制御
系のブロック図である。第８図は第６図における処理フ
ローを示す図である。端子１８より入力されたヘッドア
ンプ出力信号は、増幅器１２で増幅された後、エンベロ
ープ検波回路１３でエンベロープ検波及びそのエンベロ
ープ波をコンパレートされ二値化された信号となる。一
方、端子１９より入力されたドラムの位相信号は、ヘッ
ドスイッチ信号発生回路１４に入力されヘッドスイッチ
信号を出力する。カウンタ１５は、前記エンベロープ検
波回路１３からの二値化信号出力をクロック信号として
受け中央演算ユニット２，ＲＯＭ３，ＲＡＭ４からなる
プロセッサ１よりラッチレジスタ２５にプリセットされ
たカウント値よりカウントを開始し、ヘッドスイッチ信
号のエッジ間でクロックをカウントし、そのデータをラ
ッチレジスタ１６にラッチするととも割り込みを行なう
（第８図ステップ２００，２０１）。プロセッサー１
は、バス１７を介して、このラッチレジスタ１６の内容
を取り込み、加減積演算処理でデータ処理（ステップ２
０２）した後、Ｄ／Ａコンバータ５へ入力し（ステップ
２０３）、アナログ値に変換した後、サンプルホールド
回路６にて外部リールモータ出力信号として端子２２へ
出力し、前記ラッチレジスタ１６の値が常に一定になる
様にリールモータの回転数を制御するものである。

一方、ドラムモータ速度の制御に関しては、次の様に行
なっていた。端子２０より入力されたドラムモータの速
度情報信号は、プロセッサ１に対して割り込みを要求す
る回路１１に入力されると（ステップ２００）同時に、
フリーランニングしている８〜１６bitのバイナリ型フ
リーランカウンタ９のその瞬間の値をラッチするラッチ
レジスター群回路１０のひとつに入力され（ステップ２
１１）、ラッチレジスタ群回路１０の値は、バス１７を
介して、プロセッサー１に取り込まれ、式(7)で示す誤
差値 を、算出し（ステップ２１２）、さらに、この誤差値
を、加減積算等にて、処理（ステップ２１３）した後に
Ｄ／Ａコンバータ５を介して（ステップ２１４）サンプ
ルホールド７において、モータ制御出力信号として端子
２３へ出力し、前記誤差信号が零となる様に、速度制御
を行なうものである。

また、ドラムの位相制御に関しては端子１９より入力さ
れたドラムの位相情報信号は、端子２１より入力される
３０Hzの基準周期信号とＯＲ２８で論理和した信号を、
プロセッサ１に対して割り込みを要求する回路１１に入
力されると（ステップ２００）同時に、フリーランニン
グしているフリーランカウンタ９のその瞬間値をラッチ
レジスタ群回路１０のひとつでラッチし（ステップ２２
１）バス１７を介して、プロセッサ１に取り込まれ、式
(8)で示す誤差値を算出し（ステップ２２２）、 さらに、この誤差値を、ドラム速度制御と同様に、加減
積算等にて、処理（ステップ２２３）した後に、Ｄ／Ａ
コンバータ５を介して（ステップ２２４）サンプルホー
ルド８においてモータ制御出力信号として端子２４へ出
力し、前記誤差信号が零となる様に、位相制御を行なう
ものである。

特に、第６図に示すカウンタ１５に関しては、第９図に
示す回路図の様になっていた。ヘッドスイッチ信号発生
回路１４の出力を、端子５１より入力し、この信号のエ
ッチをシステムクロック（0.125〜２μｓ）の分解能で
検出するエッジ検出回路、つまりＤ型フリップフロップ
（以降Ｄ−ＦＦと省略）５６，５７と排他的論理和５９
（以降ＥＸＯＲ）からなり、ＥＸＯＲ５９の出力が、プ
ロセッサ１への割り込み要求信号とラッチレジスタ１６
のストローブ信号とリセットセットフリップフロップ
（以降ＲＳ−ＦＦと略）６０のリセットに入力され、一
方では１ビットのシフトレジスタであるＤ−ＦＦ６５の
出力が、ＲＳ−ＦＦ６０のセットに入力され、このＲＳ
−ＦＦ６０で７bitからなるカウンタ６３のカウンタの
プリセット（▲▼）を制御する。またエンベロ
ープ検波回路１３においてヘッドアンプ出力信号をエン
ベロープ検波しコンパレートして得られた二値化信号を
端子５４に入力信号、カウンタ６３の▲▼信号
とシステムクロック信号の同期あわせ回路、つまりイン
バータ６１とＤ−ＦＦ５８とＮＯＲ６２からなり、端子
５４へ入力されたパルスをカウントする様になってい
る。尚端子５２はシステムクロック入力端子、端子５３
はシステムリセット端子である。

例えば、ＶＨＳ規格ＶＴＲのＳＰモードで１００倍速の
順方向のリールサーボを行なう場合には第１０図よりエ
ンベロープ波形の個数が５０個であるからカウンタ６３
のプリセット値はこの値“５０”となる。第６図のラッ
チレジスタ２５には“０ＥＨ”をストアーすると、十分
サーボがかかって安定した場合には、ヘッド切り換え信
号のエッジ間で、カウンタ６３はちょうど５０カウント
することになるから、ラッチレジスタ１６には値“００
Ｈ”がラッチされることになる。

また、ドラムの着磁数を２０個とした場合にフリーラン
カウンタ９のクロックを２μｓとしたときに、式(7)の
値 となる。

〔発明が解決しようとする問題点〕

上述した従来のリール・モータ制御では、エンベロープ
波形の個数がヘッドスイッチ信号のエッジ間（１／６０
ＳＥＣ）に、２００倍速再生でさえ１４０個、つまり、
１／（６０＊１４０）Ｓｅｃ＝１２０μｓの分解能しか
あげられず通常再生の分解能（フリーランカウンターの
クロック：0.125〜１μｓ）に比べ、十分な分解能が得
られていなかった。さらに、このことは、倍速再生が低
速になるにつれて、分解能が劣化してしまうために、リ
ール・モータ制御で、通常、停止状態から高速の倍速再
生に移行する場合に、 低倍速再生→中倍速再生→高倍速再生 といくつかの倍速再生に移行する場合、特に低倍速再生
時の分解能の低さが目立つために、例えばリール・モー
タ制御を用いて一定時間単位でファーストフォアード，
ファーストリワインドを行なう場合に、精度の点で問題
があった。

本発明の目的は、ドラム・モータ制御と同等の分解能を
持った可変速再生時に高安定なリール・モータ制御回路
を提供することにある。

〔問題点を解決するための手段〕

本発明のリール・モータ制御回路は、外部入力信号によ
り、プロセッサに割り込み要求を出す割り込み処理回路
と、外部入力信号の入力と同時に、フリーランニングし
ている第一のカウンタ回路の値をラッチするレジスター
群を持ち、プロセッサではそのラッチレジスター群の値
をバスを介して一定の処理を実行した後、Ｄ／Ａコンバ
ータ回路を介してモータ制御信号を出力する磁気テープ
記録再生装置におけるリール・モータ制御回路におい
て、テープヘッドアンプの出力信号をエンベロープ検波
し、その検波信号を二値化するエンベロープ二値化手段
と、この二値化した信号をカウントする第二のカウンタ
と、入力されたドラム位相情報信号からヘッドスイッチ
信号を発生する手段と、前記ヘッドスイッチ信号のエッ
ジを検出し、前記第２のカウンターのカウント開始パル
ス信号を発生させる手段を具備し、前記第２のカウンタ
ーが一定値カウントした後に出力するキャリー信号と前
記カウント開始パルス信号とを、前記割り込み処理回路
の割り込み信号とし、夫々の信号の入力時点の前記フリ
ーランカウンタの値を、前記ラッチレジスター群にラッ
チし、このラッチ値を、プロセッサを介してデータ処理
してリール・モータ制御信号として出力することを特徴
としている。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の一実施例を示すブロック図である。第
３図は本発明による処理フローを示す図である。リール
・モータ制御の基本原理及びドラム速度制御，位相制御
に関しては従来方式と全く同様であるために説明を省略
する。本発明の特徴はヘッドアンプ出力信号を端子１８
より入力し増幅器１２で増幅し、エンベロープ検波回路
１３においてエンベロープ検波して二値化した後、この
二値化信号を受けカウンタ２６において、ラッチレジス
タ２５の値よりカウントし、そのカウントの開始は端子
１９より入力されるドラム位相情報信号から、ヘッドス
イッチ信号発生回路１４において発生されるヘッドスイ
ッチ信号のエッジ部で行なわれる。カウンタ２６の出力
は、このカウントの開始信号と、カウンターのフルカウ
ント用に出力するキャリー信号の論理和を取って、割り
込み処理回路１１に割り込み信号として入力していると
ころを特徴としている。

第４図はカウンタ２６の一実施例を示すブロック部であ
る。ヘッドスイッチ信号発生回路１４の出力を、端子５
１より入力し、この信号のエッジをシステムクロック
（0.125〜２μｓ）の分解能で検出するエッジ時検出回
路、つまり、Ｄ−ＦＦ５６，５７とＥＸＯＲ５９からな
り、ＥＸＯＲ５９の出力はＲＳ−ＦＦ６０のセットに入
力され、このＲＳ−ＦＦ６０で７bitからなるカウンタ
６３のカウンターのプリセット（ＬＯＡＤ信号）を制御
する。また、エンベロープ検波回路１３においてヘッド
アンプ出力信号をエンベロープ検波し、コンパレートし
て得られた二値化信号を、端子５４に入力し、カウンタ
６３のＬＯＤＡ信号とシステムクロック信号の同期あわ
せ回路、つまり、インバータ６１とＤ−ＦＦ５８とＮＯ
Ｒ６２からなり、端子５４のパルスをカウントする様に
なっている。このカウンタ６３のキャリー信号を、前記
ＲＳ−ＦＦ６０のリセット信号とし、さらに、このキャ
リー信号と前記ＥＸＯＲ５９の出力の論理和（ＮＯＲ６
４）した信号を端子５５に出力するとともに、これを、
割り込み処理回路１１に割り込み信号として入力してい
る（第２図参照）。

制御方法に関してはドラムの速度，位相制御（ステップ
１１１〜１１４、１２１〜１２４）は、第６図，第８図
に示す従来と全く同様である。リール・モータの制御に
関してはカウンタ２６の出力信号がプロセッサ１に対し
て、割り込みを要求する回路１１に入力されると（ステ
ップ１００）同時に、フリーランニングしているバイナ
リ型のフリーランカウンタ９のその瞬間値をラッチレジ
スタ群回路１０のひとつにラッチし（ステップ１０
１）、この値は、バス１７を介して、プロセッサ１に取
り込まれ、前式(7)と同様に、誤差値を算出し（ステッ
プ１０２）、この誤差値を加減積算等にて処理（ステッ
プ１０３）した後に、Ｄ／Ａコンバータ５を介して（ス
テップ１０４）、サンプルホールド６においてモータ制
御出力信号として端子２２へ出力し、前記誤差値が零と
なる様に、制御を行なうものである。たとえば、ＶＨＳ
規格ＳＰモードで順方向の１００倍速再生時には第１０
図よりエンベロップ波形の個数が５０個より、カウンタ
ー６３のキャリーがこのエンベロップ波をカウントし
て、３２個目にキャリー出力を出す様に設定した場合
に、前式(7)の目標値は （但し、フリーランカウンタ９のクロックを２μｓとす
る） となる。

第５図は第１図カウンタ２６の第２の実施例を示すブロ
ック図である。この実施例ではカウンタ６３のデータプ
リセットをヘッドスイッチ信号のエッジ間に数回出来る
様にしている点を特徴としている。つまり、カウンタ６
３のキャリー信号とＲＳ−ＦＦ６０のＱ信号の排他的論
理和をとることにより実施している。

このことにより、第４図の実施例では、ヘッド切り換え
信号のエッチング間に一度だけしか誤差値を得られなか
ったのに対して、この第２の実施例ではカウンター６３
のプリセット値、つまりラッチレジスタ２５の値を適切
に設定することによりエッジ間に、数回誤差値を得るこ
とが出来、モータの急激な変化に対して適応性を持った
制御が可能となる利点がある。

〔発明の効果〕

以上、説明した様に、本発明のリール・モータ制御回路
は従来ドラムモーター制御に使っていた回路と同様、つ
まり第１図に於て割り込み処理回路１１，フリーランカ
ウンタ９，ラッチレジスタ群回路１０等を利用すること
により、従来分解能が最小１２０μｓであったものに対
してフリーランカウンタのクロックまでの分解能（0.12
5〜２μｓ）まで精度を上げることが可能となった。こ
の結果高速のファーストフォアード，ファーストリワイ
ンドによるテープのシーケンスシャルアクセス時に、高
精度で高速なアクセスが可能となりその効果は多大なも
のがある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
本発明の動作を説明する波形図、第３図は本発明の処理
フローを示す図、第４図は第１図のカウンタ２６の第１
の実施例を示すブロック図、第５図は第１図のカウンタ
２６の第２の実施例を示すブロック図、第６図は従来の
実施例を示すブロック図、第７図，第８図は従来の動作
を説明する図、第９図は従来のカウンタ１５の実施例を
示すブロック図、第１０図はテープ走行倍速数とエンベ
ロープ波形の個数の関係例を示すグラフである。 １はプロセッサ、２は中央演算ユニット、３はＲＯＭ、
４はＲＡＭ、５はＤ／Ａコンバータ、６，７，８はサン
プルホールド回路、９はフリーランカウンタ、１０はラ
ッチレジスタ群、１１は割り込み処理回路、１２は増幅
器、１３はエンベロープ検波及び二値化回路、１４はヘ
ッドスイッチ信号発生回路、１５はカウンタ、１６はラ
ッチレジスタ、１７はバス、１８はヘッドアンプ信号入
力端子、１９はドラム位相情報信号入力端子、２０はド
ラム速度情報信号入力端子、２１は３０Hz基準周期信号
入力端子、２２，２３，２４はモータ制御信号出力端
子、２５はラッチレジスタ、２６はカウンタ、５１はヘ
ッドスイッチ信号入力端子、５２はシステムクロック入
力端子、５３はシステムリセット端子、５４はエンベロ
ープ波二値化信号入力端子、５５は割り込み要求信号出
力端子、５６，５７，５８，６５はＤＦＦ、５９，６６
はＥＸＯＲ、６０はＲＳ−ＦＦ、６１はインバータ、６
２はＮＯＲ、６３はプリセット付カウンタ、６４はＯＲ
回路である。

Claims (1)

【特許請求の範囲】
1. 【請求項１】外部入力信号により、プロセッサに割り込
   み要求を出す割り込み処理回路と、外部入力信号の入力
   と同時に、フリーランニングしている第一のカウンタ回
   路の値をラッチするレジスター群を持ち、プロセッサで
   はそのラッチレジスター群の値をバスを介して一定の処
   理を実行した後、Ｄ／Ａコンバータ回路を介して、モー
   タ制御信号を出力する磁気テープ記録再生装置における
   リール・モータ制御回路において、テープヘッドアンプ
   の出力信号をエンベロープ検波し、その検波信号を二値
   化するエンベロープ二値化手段と、この二値化した信号
   をカウントする第二のカウンタと、入力されたドラム位
   相情報信号からヘッドスイッチ信号を発生する手段と、
   前記ヘッドスイッチ信号のエッジを検出し前記第２のカ
   ウンターのカウント開始パルス信号を発生させる手段を
   具備し、前記第２のカウンターが前記プロセッサから予
   じめ与えられた値よりカウントした後に出力するキャリ
   ー信号と前記カウント開始パルス信号とを、前記割り込
   み処理回路の割り込み信号とし、夫々の信号の入力時点
   の前記フリーランカウンタの値を、前記ラッチレジスタ
   ー群にラッチし、このラッチ値を、プロセッサを介して
   データ処理してリールモータ制御信号として出力するこ
   とを特徴とするリール・モータ制御回路。