JPH0675656A - システムコントローラのクロック再発生回路 - Google Patents

システムコントローラのクロック再発生回路

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JPH0675656A
JPH0675656A JP4290285A JP29028592A JPH0675656A JP H0675656 A JPH0675656 A JP H0675656A JP 4290285 A JP4290285 A JP 4290285A JP 29028592 A JP29028592 A JP 29028592A JP H0675656 A JPH0675656 A JP H0675656A
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    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
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    • G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
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Abstract

(57)【要約】 【目的】 本実施例のシステムコントローラのクロック
再発生回路は、システムコントローラが周辺回路と最適
のインターフェース状態を維持することができるように
する。 【構成】 システムコントローラが動作周波数が遅い周
辺回路とインターフェースする時に、発生するアドレス
をデコーディングしてスロー信号を発生させてクロック
周期を変え、かつ、システムコントローラが周辺回路か
らレディ信号を受けた後に動作する場合は、待機信号
（Ｗａｉｔ）がアクティブされている間システムコント
ローラの動作をホルディングして、２個のデータをアク
セスしないようにクロック周期を変える。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、周辺回路とインターフ
ェーシングするシステムコントローラを使用するすべて
電子機器に関し、もっと詳しくはシステムコントローラ
の動作周波数（クロック）を必要な時点で任意に変更す
ることにより、周辺回路と最適のインターフェース状態
を維持することのできるようにするシステムコントロー
ラのクロック再発生回路に関する。
【０００２】
【従来の技術】一般には、周辺回路の動作周波数がシス
テムコントローラより遅い場合が多く、システムコント
ローラが周辺回路とインターフェースする時には、互い
にマッチングでなくなって相互通信時の幾周期あるいは
数分の１周期を待つ場合があり、この時、ソフトウェア
的でチェックして待つが、場合にはある部分を反復して
遂行している。従って、ソフトウェアの負担及び時間的
でロスが生じるという問題点があった。
【０００３】
【発明が解決しようとする課題】本発明は、このような
問題点を解決するためのもので、本発明の目的は、シス
テムコントローラが動作周波数が遅い周辺回路とインタ
ーフェースする場合に、アドレスバスをデコーディング
してスロー信号を発生してクロックの周期を変えられる
ようにし、かつクロックがアクティブされている任意の
時間、システムコントローラの動作をホールディングし
て、２個のデータをアクセシングしないようにすること
により、システムコントローラがデータをリードあるい
はライトする時に周辺回路と最適のインターフェース状
態を維持するようにするシステムコントローラのクロッ
ク再発生回路を提供することにある。
【０００４】
【課題を解決するための手段】このような目的を達成す
るための本発明の特徴は、動作周波数が遅い周辺回路の
アドレスをデコーディングしてスロー信号（／ＳＬＯ
Ｗ）を生成するアドレスデコーディング回路１００と、
前記アドレスデコーディング回路１００に複数個並列連
結されて、外部からの入力によりクロック周期を強制的
に遅延させるクロック発生回路２００とで構成され、前
記クロック発生回路２００は、複数個のＡＮＤゲート
と、該ＡＮＤゲートの出力を受ける複数個のＮＯＲゲー
トと、該ＮＯＲゲートの出力を受ける複数個のフリップ
フロップとを各々持った第１，第２及び第３遅延部から
構成されることを特徴とするシステムコントローラのク
ロック再発生回路にある。
【０００５】
【実施例】以下、本発明による一実施例を添付図面を参
照して詳細に説明すると次の通りである。図１は本実施
例のシステムコントローラの動作周波数であるクロック
周期が異なるいろいろの例を示すものである。
【０００６】Ａは正常の動作状態でのシステムコントロ
ーラへ入力されるクロックで、デューティ５：５の波形
を維持し、状態は０，１，２，３が反復されるようにす
る。Ｂはスロー信号が発生する場合で、システムコント
ローラへ入力されるクロックとして状態５と７を発生さ
せて、システムコントローラのクロック周期を増したも
のである。Ｃはシステムコントローラが周辺回路からレ
ディ信号を受けた後に動作する場合で、システムコント
ローラのクロックが状態２から３に変わる前にレディ信
号がアクティブされる時まで状態６を反復維持させるも
のである。
【０００７】図２は本実施例のシステムコントローラの
動作周波数可変回路を設計するための状態表(Stable Ta
ble)であり、図３は状態図(Stable Diagrdm)である。図
４は本実施例のシステムコントローラのクロック再発生
回路図であり、アドレスデコーディング回路１００とク
ロック発生回路２００とで構成される。上記アドレスデ
コーディング回路１００は、システムコントローラが動
作周波数が遅い周辺回路とインターフェースする時に発
生するアドレスをＡ１５〜Ａ６までと仮定する場合、上
記アドレスＡ１５〜Ａ６をデコーディングして、スロー
信号（Ｓｌｏｗ）を発生させる回路図であり、アドレス
Ａ１５〜Ａ７が入力されるＡＮＤゲートＡ１と、アドレ
スＡ１５〜Ａ８，Ａ６が入力されるＡＮＤゲートＡ２
と、上記２つのＡＮＤゲートＡ１，Ａ２の出力を受けて
論理和し、２つのＡＮＤゲートＡ１，Ａ２で１つでも
“１”を出力するとスロー信号（／Ｓｌｏｗ；以下／は
反転信号を示す）を発生させるＯＲゲートＤ１とで構成
される。
【０００８】クロック発生回路２００は、上記図２の状
態表と図３の状態図とを利用して設計した回路図であ
り、２４ＭHzのクロック信号で受けて遅延する遅延部２
０１〜２０３で構成される。上記各々の遅延部２０１〜
２０３は、Ｄフリップフロップと多数のＡＮＤゲート
と、そしてＮＯＲゲートとで構成される。ここで、シス
テムコントローラが周辺回路とインターフェースする
時、周辺回路からレディ信号を受けた後に動作する場合
は、周辺回路からレディ入力を受けないとシステムコン
トローラは待機状態に移る。この時の待機信号をＶＳＣ
ＭＲと称し、このＶＳＣＭＲがアクティブされている間
はシステムコントローラの動作をホルディングして２個
のデータをアクセスしないようにする。このように構成
された本実施例は、図１のような種々の周期のクロック
を出力できる。
【０００９】説明中で状態というのは、図１のＡ，Ｂ，
Ｃのクロックの状態を示すものである。即ち、図１のＡ
は状態０，状態２，状態３を反復する周期を有するクロ
ックであり、図１のＢはスロー信号が入力されると遂行
されるクロックで状態０，状態１，状態２，状態３，状
態７を反復するクロックであり、図１のＣは周辺回路か
らレディ信号が入力されるまで待機が遂行されるクロッ
クで状態０，状態１，状態２，状態６，状態３のクロッ
クを示している。この時、状態６は、周辺回路からレデ
ィ信号が入力され時まで反復維持される。
【００１０】先ず、図１の状態０は、ＶＳＣＭＲ信号と
スロー信号とに関係なく、無条件に状態１で進むので、
ＶＳＣＭＲとスロー信号とは“ＸＸ”（Ｘは０でも１で
も良いことを示す）である。そして、状態１は、図１の
Ａ，Ｂのように状態２に進行する場合と、図１のＢのよ
うに状態５に進行する場合の２種類ある。この時、状態
１から状態２へ進行するのはＶＳＣＭＲ信号とは相関が
ないので、ＶＳＣＭＲ信号は“Ｘ”であるがスロー信号
は“１”であり、状態１から状態５へ進行する場合は同
様にＶＳＣＭＲ信号とは相関がないので、ＶＳＣＭＲ信
号は“Ｘ”であるが、スロー信号は図１のＢのように
“０”でしなければならない。
【００１１】一方、状態２は図１のＡ，Ｂのように状態
３に進行する場合と、図１のＣのように状態６に進行す
る場合の２種類がある。この時、状態２から状態６へ進
行する場合はスロー信号とは相関がないので、スロー信
号は“Ｘ”であるがＶＳＣＭＲ信号は図１Ｃのように
“０”であり、状態２から状態３へ進行する場合も、同
様にスロー信号とは相関がないのでスロー信号は“Ｘ”
であるが、ＶＳＣＭＲ信号は図１Ｃのように“１”でな
ければならない。
【００１２】一方、同じ理由で、状態３から状態０へ行
く場合と状態３から状態７へ行く場合とは、上記に説明
された状態１から状態２へ行く場合と、状態１から状態
５へ行く場合でのＶＳＣＭＲ信号とスロー信号と同じで
あり、単にクロックが０から１に変わっている。そし
て、状態６から状態６へ進行する場合と、状態６から状
態３へ進行する場合は、上記状態２から状態６へ進行す
る場合と状態２から状態３へ進行する場合でのＶＳＣＭ
Ｒ信号とスロー信号とが同じである。そして、状態５か
ら状態２へ進行する場合と状態７から状態０へ進行する
場合は、ＶＳＣＭＲ信号とスロー信号とに関係なく無条
件進行するので、ＶＳＣＭＲ信号とスロー信号とはすべ
て“ＸＸ”である。
【００１３】従って、図２は上記の状態により作った状
態表で、／Ｑ２，／Ｑ１，／Ｑ０は、状態を作るために
利用されるＤフリップフロップＤＦ１〜ＤＦ３の出力で
ある。そして、上記図２の状態表による情報に基づいて
図３の状態図を示した。ここで、状態は円で表示され、
状態間の変位は円を結ぶ直線で表現され、この時、各円
内にある数字は図１のＡ，Ｂ，Ｃのクロック進行状態で
ある。そして、直線上に２個の数字があるが、内側はＶ
ＳＣＭＲ信号状態を示し外側はスロー信号状態を示す。
【００１４】従って、状態０から状態１へ行く直線に
“ＸＸ”が記されているのは、ＶＳＣＭＲ信号とスロー
信号とに相関なく進行することを示す。状態１から状態
２へ進行する場合は、ＶＳＣＭＲ信号に関係なくスロー
信号が“１”であり、状態１から状態５へ進行する場合
はＶＳＣＭＲ信号と関係なくスロー信号が０であり、状
態５から状態２へ進行する場合はＶＳＣＭＲ信号とスロ
ー信号とに関係なく無条件で進行するので、ＶＳＣＭＲ
信号とスロー信号とは“ＸＸ”である。残りの状態も同
じように進行され、これは図２の状態表と表記方法が異
なるだけで差異はない。
【００１５】従って、図１，図２，図３を参照して状態
方式で書ける。この状態方程式は、Ｄフリップフロップ
の状態変位に関する条件を明示する大数式である。／Ｑ
２はａの部分から、 ／Ｑ２＝状態６＋状態５＋状態７…（１）である。 この時、上記式（１）で状態６は、図２の状態表のｂの
部分から、状態２と状態６に次状態で示される。この
時、状態２と状態６のＶＳＣＭＲ信号は０であり、スロ
ー信号は“Ｘ”であるので、上記式（１）の状態６を再
び表すと次の通りである。
【００１６】状態６＝状態２＊／ＶＳＣＭＲ＋状態６＊
／ＶＳＣＭＲ…（２） 同じ方法で、上記式（１）の状態５と状態７は次の通り
である。 状態５＝状態１＊／ＳＬＯＷ…（３） 状態７＝状態３＊／ＳＬＯＷ…（４） だから、上記式（２），式（３），式（４）を利用して
上記式（１）を再び表すると、次の通りである。
【００１７】Ｑ２＝状態２＊／ＶＳＣＭＲ＋状態６＊／
ＶＳＣＭＲ＋状態１／ＳＬＯＷ＋状態３＊／ＳＬＯＷ…
（５） この時、上記式（５）で状態２を図２の状態表でＤフリ
ップフロップの出力で示すと、状態２＝Ｑ２＊／Ｑ１＊
Ｑ０…（６）である。同様に、 状態３＝Ｑ２＊／Ｑ１＊／Ｑ０…（７） 状態１＝Ｑ２＊Ｑ１＊／Ｑ０…（８） 状態６＝／Ｑ２＊／Ｑ１＊Ｑ０…（９） だから、上記式（６）〜（９）を利用して上記式（５）
を再び表すると、次の通りである。
【００１８】／Ｑ２＝Ｑ２＊／Ｑ１＊Ｑ０＊／ＶＳＣＭ
Ｒ＋／Ｑ２＊／Ｑ１＊Ｑ０＊／ＶＳＣＭＲ＋Ｑ２＊Ｑ１
＊／Ｑ０＊／ＳＬＯＷ＋Ｑ２＊／Ｑ１＊／Ｑ０＊／ＳＬ
ＯＷ…（１０） ＝（Ｑ２＊／Ｑ２）（／Ｑ１＊Ｑ０＊／ＶＳＣＭＲ）＋
（Ｑ１＋／Ｑ１）（Ｑ２＊／Ｑ０＊／ＳＬＯＷ）…（１
１） 上記式（１１）で（Ｑ２＋／Ｑ２）と（Ｑ１＋／Ｑ１）
は 代数により１になるので、式（１１）を再び表す
ると次の通りである。
【００１９】／Ｑ２＝／Ｑ１＊Ｑ０＊／ＶＳＣＭＲ＋Ｑ
１＊／Ｑ０＊／ＳＬＯＷ…（１２）上記式（１）〜（１
２）と同じ過程により、／Ｑ１と／Ｑ０を求めると、次
の通りである。 ／Ｑ１＝状態２＋状態３＋状態６＋状態７ ＝状態１＊ＳＬＯＷ＋状態５＋状態２＊ＶＳＣＭＲ＋状
態６＊ＶＳＣＭＲ＋状態２＊／ＶＳＣＭＲ＋状態６＊／
ＶＳＣＭＲ＋状態３＊／ＳＬＯＷ ＝状態１＊ＳＬＯＷ＋状態５＋（ＶＳＣＭＲ＋／ＶＳＣ
ＭＲ）状態２＋（ＶＳＣＭＲ＋ＶＳＣＭＲ）状態６＋状
態３＊／ＳＬＯＷ ＝状態１＊ＳＬＯＷ＋状態５＋状態２＋状態６＊状態３
＊／ＳＬＯＷ ＝Ｑ２＊Ｑ１＊／Ｑ０＊ＳＬＯＷ＋／Ｑ２＊Ｑ１＊／Ｑ
０＋Ｑ２＊／Ｑ１＊Ｑ０＋／Ｑ２＊／Ｑ１＊Ｑ０＋Ｑ２
＊／Ｑ１＊／Ｑ０＊ＳＬＯＷ ＝Ｑ２＊Ｑ１＊／Ｑ０＊ＳＬＯＷ＋／Ｑ２＊Ｑ１＊／Ｑ
０＋（Ｑ２＊／Ｑ２）（Ｑ１＊Ｑ０）＋／Ｑ２＊／Ｑ１
＊Ｑ０＊ＳＬＯＷ ＝Ｑ２＊Ｑ１＊／Ｑ０＊ＳＬＯＷ＋／Ｑ２＊Ｑ１＊／Ｑ
１＊／Ｑ０＋Ｑ２＊／Ｑ１＊／Ｑ０＊／ＳＬＯＷ…（１
３） ／Ｑ０＝状態１＋状態３＋状態５＋状態７ ＝状態０＋状態２＊ＶＳＣＭＲ＋状態６＊ＶＳＣＭＲ＋
状態１＊／ＳＬＯＷ＋状態３＊／ＳＬＯＷ ＝Ｑ２＊Ｑ１＊Ｑ０＊Ｑ２＊／Ｑ１＊Ｑ０＊ＶＳＣＭＲ
＋／Ｑ２＊Ｑ１＊Ｑ０＊ＶＳＣＭＲ＋Ｑ２＊Ｑ１＊／Ｑ
０＋／ＳＬＯＷ＋Ｑ２＊／Ｑ１＊／Ｑ０＊／ＳＬＯＷ ＝Ｑ２＊Ｑ１＊Ｑ０＋（Ｑ２＊／Ｑ２）（／Ｑ１＊Ｑ０
＊ＶＳＣＭＲ）＋（Ｑ１＋／Ｑ１）（Ｑ２＊／Ｑ０＊／
ＳＬＯＷ） ＝Ｑ２＊Ｑ１＊Ｑ０＋／Ｑ１＊Ｑ０＊ＶＳＣＭＲ＋Ｑ２
＊／Ｑ０＊／ＳＬＯＷ…（１４） 上記論理式を利用して設計した回路が図４のクロック発
生回路２００であり、この時、上記論理式（１２）によ
り遅延部２０１が設計され、上記論理式（１３）により
遅延部２０２が設計され、上記論理式（１４）により遅
延部２０３が設計される。
【００２０】
【発明の効果】以上のように、本発明は、システムコン
トローラが動作周波数が遅い周辺回路と、インターフェ
ースする時には、この時発生するアドレスをデコーディ
ングして、スロー信号を発生させてクロック周期を変え
らせるようにし、かつ、システムコントローラが周辺回
路からレディ信号を受けた後に動作する時は、待機信号
がアクティブされている間システムコントローラの動作
をホルディングして、２個のデータをアクセスしないよ
うにクロック周期を変えることにより、システムコント
ローラが周辺回路と最適のインターフェース状態を維持
することのできるようにする効果がある。
【図面の簡単な説明】
【図１】本実施例のシステムコントローラのクロック周
期の可変状態を示す波形図である。
【図２】本実施例の状態表である。
【図３】本実施例の状態図である。
【図４】上記図２及び図３により設計された回路図であ
る。
【符号の説明】
１００…アドレスデコーディング回路、２００…クロッ
ク発生回路、２０１，２０２，２０３…遅延部

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 動作周波数が遅い周辺回路のアドレスを
    デコーディングしてスロー信号（／ＳＬＯＷ）を生成す
    るアドレスデコーディング回路１００と、 前記アドレスデコーディング回路１００に複数個並列連
    結されて、外部からの入力によりクロック周期を強制的
    に遅延させるクロック発生回路２００とで構成され、 前記クロック発生回路２００は、複数個のＡＮＤゲート
    と、該ＡＮＤゲートの出力を受ける複数個のＮＯＲゲー
    トと、該ＮＯＲゲートの出力を受ける複数個のフリップ
    フロップとを各々持った第１，第２及び第３遅延部から
    構成されることを特徴とするシステムコントローラのク
    ロック再発生回路。
  2. 【請求項２】 前記遅延部２０１は、 ／Ｑ２＝／Ｑ１＊Ｑ０＊／ＶＳＣＭＲ＋Ｑ２＊／Ｑ０＊
    ／ＳＬＯＷ、 との論理式を満足するように設計されることを特徴とす
    る請求項１記載のシステムコントローラのクロック再発
    生回路。
  3. 【請求項３】 前記遅延部２０２は、 ／Ｑ１＝Ｑ２＊Ｑ１＊／Ｑ０＋ＳＬＯＷ＋／Ｑ２＊Ｑ１
    ＋＊／Ｑ０＋／Ｑ１＊Ｑ０＋Ｑ２＊／Ｑ１＊／Ｑ０＋／
    ＳＬＯＷ との論理式を満足するように設計されることを特徴とす
    る請求項１記載のシステムコントローラのクロック再発
    生回路。
  4. 【請求項４】 前記遅延部２０３は、 ／Ｑ０＝Ｑ２＊Ｑ１＊Ｑ０＋／Ｑ１＊Ｑ０＊ＶＳＣＭＲ
    ＋Ｑ２＊／Ｑ０＊／ＳＬＯＷ、 の論理式を満足するように設計されることを特徴とする
    請求項１記載のシステムコントローラのクロック再発生
    回路。
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KR930018352A (ko) 1993-09-21
EP0557582A1 (en) 1993-09-01
KR940007806B1 (ko) 1994-08-25

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