JPH067578B2 - セラミツク多層基板 - Google Patents

セラミツク多層基板

Info

Publication number
JPH067578B2
JPH067578B2 JP60012464A JP1246485A JPH067578B2 JP H067578 B2 JPH067578 B2 JP H067578B2 JP 60012464 A JP60012464 A JP 60012464A JP 1246485 A JP1246485 A JP 1246485A JP H067578 B2 JPH067578 B2 JP H067578B2
Authority
JP
Japan
Prior art keywords
ceramic
via hole
uppermost
ceramic sheet
sheet
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP60012464A
Other languages
English (en)
Other versions
JPS61172353A (ja
Inventor
満 新田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
Priority to JP60012464A priority Critical patent/JPH067578B2/ja
Publication of JPS61172353A publication Critical patent/JPS61172353A/ja
Publication of JPH067578B2 publication Critical patent/JPH067578B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/611—Insulating or insulated package substrates; Interposers; Redistribution layers for connecting multiple chips together
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
    • H10W70/63—Vias, e.g. via plugs
    • H10W70/635—Through-vias
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
    • H05K1/0298—Multilayer circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/09—Use of materials for the conductive, e.g. metallic pattern
    • H05K1/092—Dispersed materials, e.g. conductive pastes or inks
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4038—Through-connections; Vertical interconnect access [VIA] connections
    • H05K3/4053—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques
    • H05K3/4061—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques for via connections in inorganic insulating substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4626—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials
    • H05K3/4629—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials laminating inorganic sheets comprising printed circuits, e.g. green ceramic sheets

Landscapes

  • Production Of Multi-Layered Print Wiring Board (AREA)

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、半導体集積回路などの電子部品を搭載するパ
ッケージに関するもので、特にセラミックグリーンシー
ト積層焼成によるセラミック多層基板に関するものであ
る。
従来の技術 従来、この種のセラミック多層基板は、パターン寸法に
も余裕があり、また層構成も差程複雑ではなかったの
で、比較的余裕のあるヴィアホール配置やパターン設計
が可能であった。しかしながら、近年半導体集積回路の
高密度化し，高性能化に伴なって、それを実装するパッ
ケージのパターン密度，ヴィアホール間隔，多層化構造
および電気抵抗，信号伝搬速度などに技術的に厳しい仕
様が要請されてきている。
これらの仕様を満足するために、セラミック多層基板の
各シートの厚さは０．０５〜０．５mmの範囲で、導体パ
ターン間を接続するためのヴィアホールが０．２５〜
０．５mm間隔で設けられ、その層数は数十層にもおよぶ
場合がある。（例えば、“Compu-ter Packaging;Mare C
apability in Less Volu-me”ELECTRONIC PACKAGING AN
D PRO-DUCTION,JAN.1981,P67〜72）。また、電気抵抗を
小さくするために、従来より純度の高い導体材料を使用
したり、電源のためのヴィアホールを大きくしたりする
必要があり、さらに伝搬定数を最適値にするために、シ
ート厚を変化して使用する必要が生じたりしている。
これらの事柄は、セラミックグリーンシートとヴィアホ
ール埋込みの導体ペーストとの焼成収縮率の差や、焼結
されたセラミックと導体金属との熱膨張率の差を大きく
する原因となることがあり、最上層のセラミックシート
のヴィアホール周辺に、また表面導体パターン上に絶縁
コートを行った場合、ヴィァホール上の絶縁コートにク
ラックが生じやすくなり、信頼性が低下させたり歩留り
を悪くしたりする欠点があった。
発明が解決しようとする問題点 本発明の目的は、上記の欠点、すなわち特に電源などの
配線に使用されるヴィァホールの内径が大きいために最
上層のセラミックシートにクラックが発生し易いという
問題点を解決したセラミック多層基板を提供することに
ある。
問題点を解決するための手段 本発明は上述の問題点を解決するために、表面の導体パ
ターンと内部に導体材料を充填したヴィアホールとを有
するセラミックシートを複数個積層し、最上層のセラミ
ックシート上に電子部品搭載用の電極部を有する多層基
板において、最上層のセラミックシートのヴィァホール
の内径寸法を内層のセラミックシートのヴィァホールの
内径寸法より小さくした構成を採用するものであり、さ
ろに最上層のセラミックシートのヴィアホールの内径寸
法を０．１２mm以下とした構成を採用するものである。
作用 本発明は上述のように構成したので、セラミックグリー
ンシートを積層して焼結する製造工程およびその後のメ
ッキ工程、組立て工程で起るストレスが、最上層のセラ
ミックのヴィアホールの径が小さいために抑制されて、
クラックが発生しにくくなり、かつ電源パターンなどを
結ぶヴィアホールにおいても、最上層のセラミックシー
ト部分の内径のみを小さくし、内層セラミックシートの
ヴィアホールは内径を大きくしたままでよいため、配線
の電気抵抗を小さくすることが可能である。
実施例 次に本発明の実施例について図面を参照して詳細に説明
する。
本発明の一実施例を断面図で示す第１図において、セラ
ミック多層基板１は、内層の導体パターン２３等と、こ
れを接続するための導体材料ペーストを充填した内層の
ヴィアホール２１，２２等とを有する複数の内層セラミ
ックシート２０と、最上層に配置され電子部品を取付け
る電極２，その接続のための導体パターン３および内層
への接続のため導体材料ペーストを充填した最上層のヴ
ィアホール１１を有する最上層セラミックシート１０と
から成り、このヴィアホール１１の内径寸法が内層のヴ
ィアホール２１の内径寸法より小さくしてある。
このようなセラミック多層基板の製造方法は、アルミナ
粉末を有機バインダで固めてシート状に成形した生のセ
ラミックグリーンシートを積層して、焼結して作られ
る。通常、セラミックグリーンシートとヴィアホール埋
込みの導体材料ペーストの焼成収縮率の差は、良くコン
トロールされたもので０．１〜０．２％程度、さらに焼
成されたセラミックと導体金属の熱膨張率の差は、０．
５×１０-6deg-1程度有り、さらに焼成条件，材料ロッ
トおよび製造のばらつきにより大きくなることがあり、
比較的大きなヴィアホール，例えば０．２〜０．５
ｍｍφ程度のヴィアホールを内層から最上層に貫通させ
た場合、焼成によって、さらにその後のメッキ工程，組
立て工程の各種ストレスによって、たやすくクラックが
発生し、歩留りの低下をきたしていた。
本発明の一実施例を示す第１図のように、最上層セラミ
ックシート１０のヴィアホール１１を内層セラミックシ
ート２０のヴィアホール２１より小さくすることによっ
て、クラックは発生し難くなり、歩留りの低下を生じ
ず、さらに電源パターン４と接続する内層のヴィアホー
ル２１は大きくしたままでよいので、特に必要な配線の
電気抵抗を小さくすることが可能である。また、最上層
のヴィアホールの内径寸法と、クラックの発生率の調査
実験の結果では、内層のヴィアホールの内径寸法が０．
２mmφの場合、最上層のセラミックシートのヴィアホー
ルの内径寸法が０．１mmφで皆無となり、０．１２mmφ
でもクラックの発生確率は非常に小さくなることから、
最上層のヴィアホール寸法を０．１２mmφ以下とすると
よい。
また、最上層のセラミックシートの表面の導体パターン
上に２０〜５０μｍ程度の絶縁コートを設けることがあ
るが、この素材はセラミックシートとほぼ同じ焼成収縮
率および熱膨張率をもっており、最上層のセラミックイ
ートと共に変形するためクラックを発生しない。
なお本実施例では、シート数が６層の場合を示したが、
その他の多層の場合にも同様に適用されることはいうま
でもない。
発明の効果 以上に説明したように、本発明によれば、最上層のヴィ
アホールの径を内層のヴィアホールの径より小さくする
ことによって、クラックがなく、高信頼性のセラミック
多層基板を高い歩留りで得ることができるという効果が
ある。
【図面の簡単な説明】
第１図は本発明の一実施例を部分的に示す断面図であ
る。 １……セラミック多層基板、２……電極、３……導体パ
ターン、４……電源パターン、５……絶縁コート、１０
……最上層セラミックシート、１１……最上層のヴィア
ホール、２０……内層セラミックシート、２１……内層
のヴィアホール、２２……内層のヴィアホール、２３…
…内層の導体パターン。

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】表面の導体パターンと内部に導電材料を充
    填したヴィアホールとを有するセラミックシートを複数
    個積層し、かつ最上層セラミックシート上に電極部を設
    けた電子部品搭載用セラミック多層基板において、最上
    層のセラミックシートのヴィアホール内径寸法を、内層
    のセラミックシートのヴィァホールの内径寸法よりも小
    さくしたことを特徴とするセラミック多層基板。
  2. 【請求項２】最上層に配置されるセラミックシートのヴ
    ィァホールの内径寸法を０．１２mm以下としたことを特
    徴とする特許請求範囲第１項記載のセラミック多層基
    板。
JP60012464A 1985-01-28 1985-01-28 セラミツク多層基板 Expired - Lifetime JPH067578B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP60012464A JPH067578B2 (ja) 1985-01-28 1985-01-28 セラミツク多層基板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP60012464A JPH067578B2 (ja) 1985-01-28 1985-01-28 セラミツク多層基板

Publications (2)

Publication Number Publication Date
JPS61172353A JPS61172353A (ja) 1986-08-04
JPH067578B2 true JPH067578B2 (ja) 1994-01-26

Family

ID=11806078

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60012464A Expired - Lifetime JPH067578B2 (ja) 1985-01-28 1985-01-28 セラミツク多層基板

Country Status (1)

Country Link
JP (1) JPH067578B2 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0797705B2 (ja) * 1989-07-17 1995-10-18 日本電気株式会社 多層セラミツク基板
JP2522180B2 (ja) * 1993-09-09 1996-08-07 日本電気株式会社 セラミック多層配線基板
JP2783751B2 (ja) * 1993-12-21 1998-08-06 富士通株式会社 多層セラミック基板の製造方法
US6987316B2 (en) * 2004-01-14 2006-01-17 International Business Machines Corporation Multilayer ceramic substrate with single via anchored pad and method of forming
JP2006032442A (ja) * 2004-07-13 2006-02-02 Murata Mfg Co Ltd 多層基板及びその製造方法
JP4535801B2 (ja) * 2004-07-28 2010-09-01 京セラ株式会社 セラミック配線基板

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57126154A (en) * 1981-01-30 1982-08-05 Nec Corp Lsi package
JPS59158364U (ja) * 1983-04-11 1984-10-24 イビデン株式会社 複合多層配線基板
JPS6047495A (ja) * 1983-08-25 1985-03-14 株式会社日立製作所 セラミツク配線基板
JPS60165795A (ja) * 1984-02-08 1985-08-28 松下電器産業株式会社 多層基板およびその製造方法

Also Published As

Publication number Publication date
JPS61172353A (ja) 1986-08-04

Similar Documents

Publication Publication Date Title
US6036798A (en) Process for producing electronic part with laminated substrates
US4302625A (en) Multi-layer ceramic substrate
US5227583A (en) Ceramic package and method for making same
WO1986003337A1 (en) Process for fabricating dimensionally stable interconnect boards and product produced thereby
CN1765162B (zh) 多层陶瓷基板
JP2008218628A (ja) 積層体およびその製造方法
JP3167141B2 (ja) 集積回路用パッケージ
US4336088A (en) Method of fabricating an improved multi-layer ceramic substrate
JPH10308584A (ja) セラミック多層基板およびその製造方法
JPS61172353A (ja) セラミツク多層基板
JP3792472B2 (ja) 多層配線基板
JPS61172354A (ja) セラミツク多層基板
JPS63261862A (ja) 半導体装置
JPS62171197A (ja) 高密度混成集積回路の製造方法
JP2004006993A (ja) 多層基板
JP4254540B2 (ja) 多層セラミック基板および複合電子部品
JP3935030B2 (ja) 電子部品搭載基板および電子部品搭載構造体
JPH0537156A (ja) 多層回路基板及びその製造方法
JPH0225276B2 (ja)
JP2001160683A (ja) 多層セラミック基板およびその製造方法
JPH0221156B2 (ja)
JPH04206687A (ja) 薄膜多層配線基板
KR20250139013A (ko) 글래스 기판 및 이를 포함하는 다층 배선 기판
JP3250166B2 (ja) 積層複合電子部品
WO2006051916A1 (ja) セラミック多層基板