JPH067581B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH067581B2 JPH067581B2 JP40231890A JP40231890A JPH067581B2 JP H067581 B2 JPH067581 B2 JP H067581B2 JP 40231890 A JP40231890 A JP 40231890A JP 40231890 A JP40231890 A JP 40231890A JP H067581 B2 JPH067581 B2 JP H067581B2
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- Japan
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- region
- type
- diode
- semiconductor layer
- electrode
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Description
【０００１】
【産業上の利用分野】この発明は、半導体基板と同一導
電形のＰ形のエピタキシャル層を使った酸化膜分離プロ
セスにおいて、ピン端子からのサージ破壊から回路素子
を保護するために、サージ対策素子のダイオードと抵抗
の面積を効率よく集積化を図った半導体集積回路に関す
るものである。
電形のＰ形のエピタキシャル層を使った酸化膜分離プロ
セスにおいて、ピン端子からのサージ破壊から回路素子
を保護するために、サージ対策素子のダイオードと抵抗
の面積を効率よく集積化を図った半導体集積回路に関す
るものである。
【０００２】
【従来の技術】半導体集積回路においては、サージ破壊
から集積化された素子を保護することが大切であり、従
来は、図１に示すように、ピン端子ａと回路端子ｂの間
に１００〜１０００Ωの抵抗Ｒを直列に挿入しプラスお
よびマイナスサージを減衰させ、サージ破壊から素子を
保護するとともにピン端子ａと電源端子（Ｖｃｃ）Ｃの
間に、カソードが電源端子側に接続される関係を成立さ
せてダイオードＤｉを挿入し、プラスサージを電源端子
Ｃを経て電源ラインへ逃がす方法が取られている。
から集積化された素子を保護することが大切であり、従
来は、図１に示すように、ピン端子ａと回路端子ｂの間
に１００〜１０００Ωの抵抗Ｒを直列に挿入しプラスお
よびマイナスサージを減衰させ、サージ破壊から素子を
保護するとともにピン端子ａと電源端子（Ｖｃｃ）Ｃの
間に、カソードが電源端子側に接続される関係を成立さ
せてダイオードＤｉを挿入し、プラスサージを電源端子
Ｃを経て電源ラインへ逃がす方法が取られている。
【０００３】図２は、このようなサージ保護用の回路を
構成する抵抗とダイオードが集積化された部分を拡大し
て示した断面図であり、この構造は、抵抗とダイオード
が酸化膜で分離された別々の島領域中に形成された構造
となっている。
構成する抵抗とダイオードが集積化された部分を拡大し
て示した断面図であり、この構造は、抵抗とダイオード
が酸化膜で分離された別々の島領域中に形成された構造
となっている。
【０００４】この構造は、Ｐ形シリコン基板１にｎ形埋
め込み層２と２１を形成したのち、Ｐ形シリコンエピタ
キシャル層を成長させ、さらに、抵抗とダイオードを作
り込む島領域３と３１を埋め込み層２と２１の上に形成
するために、その周囲のＰ形シリコンエピタキシャル層
を酸化シリコン膜４に変換し、一方の島領域３の中に、
拡散前面がｎ形埋め込み層２まで達する拡散深さをもつ
高濃度のｎ形拡散領域５を作り込み、ダイオードのカソ
ード側を形成し、また島領域３の部分にＰ形のコンタク
ト拡散領域６を形成してダイオードのアノード側を形成
すると同時に、他方の島領域３１の中にも同じＰ形の拡
散領域７を作り込んで抵抗領域を形成し、最後に、ダイ
オードと抵抗コンタクト形成部分に窓をあけて、ダイオ
ードのアノード電極と抵抗の一方の端子電極を相互接続
する電極８、抵抗の他端に繋る電極８２およびダイオー
ドのカソードに繋る電極８１を形成する過程を経ること
によって実現される。
め込み層２と２１を形成したのち、Ｐ形シリコンエピタ
キシャル層を成長させ、さらに、抵抗とダイオードを作
り込む島領域３と３１を埋め込み層２と２１の上に形成
するために、その周囲のＰ形シリコンエピタキシャル層
を酸化シリコン膜４に変換し、一方の島領域３の中に、
拡散前面がｎ形埋め込み層２まで達する拡散深さをもつ
高濃度のｎ形拡散領域５を作り込み、ダイオードのカソ
ード側を形成し、また島領域３の部分にＰ形のコンタク
ト拡散領域６を形成してダイオードのアノード側を形成
すると同時に、他方の島領域３１の中にも同じＰ形の拡
散領域７を作り込んで抵抗領域を形成し、最後に、ダイ
オードと抵抗コンタクト形成部分に窓をあけて、ダイオ
ードのアノード電極と抵抗の一方の端子電極を相互接続
する電極８、抵抗の他端に繋る電極８２およびダイオー
ドのカソードに繋る電極８１を形成する過程を経ること
によって実現される。
【０００５】
【発明が解決しようとする課題】ところで、この構造で
は、ダイオードと抵抗が別々の島領域の中に作り込まれ
るため、全体の面積が大きくなり、集積度を高める面で
不都合をきたすこと、さらにダイオード部分のｐｎ接合
面積がそれほど大きくはならず、このためサージ保護効
果が少ないことなどの問題があった。
は、ダイオードと抵抗が別々の島領域の中に作り込まれ
るため、全体の面積が大きくなり、集積度を高める面で
不都合をきたすこと、さらにダイオード部分のｐｎ接合
面積がそれほど大きくはならず、このためサージ保護効
果が少ないことなどの問題があった。
【０００６】本発明は、上記の不都合をことごとく排除
することができる半導体集積回路、すなわち、サージ保
護用のダイオードと抵抗を一つの島領域に作り込み、サ
ージ保護用の回路により占拠される基板面積を小さくし
ながらも、ダイオード部分のｐｎ接合面積は、サージ保
護効果を十分に高めることができる大きな面積とするこ
とができる半導体集積回路の提供を目的とするものであ
る。
することができる半導体集積回路、すなわち、サージ保
護用のダイオードと抵抗を一つの島領域に作り込み、サ
ージ保護用の回路により占拠される基板面積を小さくし
ながらも、ダイオード部分のｐｎ接合面積は、サージ保
護効果を十分に高めることができる大きな面積とするこ
とができる半導体集積回路の提供を目的とするものであ
る。
【０００７】
【課題を解決するための手段】本発明の半導体集積回路
は、一部分に逆導電形の埋め込み層が形成された一導電
形の半導体基板の前記埋め込み層上に半導体基板と同一
導電形の半導体層が形成され、さらに同半導体層を包囲
して絶縁物が形成されるとともに、前記半導体層中に同
半導体層とは逆導電形の抵抗領域および前記半導体層と
は逆導電形で前記埋め込み層に到達する高濃度の領域が
形成され、前記抵抗領域の一方の端部と前記半導体層の
一部にまたがる部分と、前記抵抗領域の他方の端部およ
び前記高濃度領域との上に電極が形成された構造のもの
である。
は、一部分に逆導電形の埋め込み層が形成された一導電
形の半導体基板の前記埋め込み層上に半導体基板と同一
導電形の半導体層が形成され、さらに同半導体層を包囲
して絶縁物が形成されるとともに、前記半導体層中に同
半導体層とは逆導電形の抵抗領域および前記半導体層と
は逆導電形で前記埋め込み層に到達する高濃度の領域が
形成され、前記抵抗領域の一方の端部と前記半導体層の
一部にまたがる部分と、前記抵抗領域の他方の端部およ
び前記高濃度領域との上に電極が形成された構造のもの
である。
【０００８】
【作用】この構造によれば、サージ保護用のダイオード
と抵抗が１つの島領域に集積化され、かつ、ダイオード
面積が抵抗領域分だけ大きくなりサージ効果が改善され
る。
と抵抗が１つの島領域に集積化され、かつ、ダイオード
面積が抵抗領域分だけ大きくなりサージ効果が改善され
る。
【０００９】
【実施例】図３は、本発明の半導体集積回路の特徴部分
であるサージ保護用のダイオードと抵抗を一つの島領域
に集積化した構造部分を拡大して示した断面図であり、
Ｐ形シリコン基板１の中に作り込まれたｎ形埋め込み領
域２２の上部には、周囲が選択酸化シリコン膜で包囲さ
れたＰ形のシリコン層でできた島領域３２があり、この
島領域３２の中にｎ形埋め込み領域２２に到達し、ダイ
オードのカソードとなる高濃度のｎ形拡散領域５と、ダ
イオードのアノードコンタクト領域となるＰ形の拡散領
域１４およびｎ形の抵抗領域１６とが形成され、Ｐ形拡
散領域１４と抵抗領域１６の一方の端部にまたがる領域
に電極８、高濃度のｎ形拡散領域５の上に電極８１およ
びｎ形の抵抗領域１６の他方の端部に電極８２が設けら
れた構造となっている。
であるサージ保護用のダイオードと抵抗を一つの島領域
に集積化した構造部分を拡大して示した断面図であり、
Ｐ形シリコン基板１の中に作り込まれたｎ形埋め込み領
域２２の上部には、周囲が選択酸化シリコン膜で包囲さ
れたＰ形のシリコン層でできた島領域３２があり、この
島領域３２の中にｎ形埋め込み領域２２に到達し、ダイ
オードのカソードとなる高濃度のｎ形拡散領域５と、ダ
イオードのアノードコンタクト領域となるＰ形の拡散領
域１４およびｎ形の抵抗領域１６とが形成され、Ｐ形拡
散領域１４と抵抗領域１６の一方の端部にまたがる領域
に電極８、高濃度のｎ形拡散領域５の上に電極８１およ
びｎ形の抵抗領域１６の他方の端部に電極８２が設けら
れた構造となっている。
【００１０】次に上記の構造を得るための製造方法を具
体的に説明する。 まず、Ｐ形シリコン基板の１の中に酸化シリコン膜をマ
スクとしてアンチモンＳｂあるいは砒素Ａｓをスピンオ
ン法やイオン注入法あるいはカプセル法により選択的に
ドープしてｎ形埋め込み層２２を形成し、こののち表面
の酸化シリコン膜をすべて除去し、引き続いて表面全体
に比抵抗が０．５〜１０ΩcmのＰ形シリコン層を０．５
〜２μｍの厚さにエピタキシャル成長させ、こののち、
Ｐ形シリコン層の表面全域に厚さが１００〜５００Åの
酸化シリコン膜と厚さが５００〜１５００Åの窒化シリ
コン膜を順次形成する。
体的に説明する。 まず、Ｐ形シリコン基板の１の中に酸化シリコン膜をマ
スクとしてアンチモンＳｂあるいは砒素Ａｓをスピンオ
ン法やイオン注入法あるいはカプセル法により選択的に
ドープしてｎ形埋め込み層２２を形成し、こののち表面
の酸化シリコン膜をすべて除去し、引き続いて表面全体
に比抵抗が０．５〜１０ΩcmのＰ形シリコン層を０．５
〜２μｍの厚さにエピタキシャル成長させ、こののち、
Ｐ形シリコン層の表面全域に厚さが１００〜５００Åの
酸化シリコン膜と厚さが５００〜１５００Åの窒化シリ
コン膜を順次形成する。
【００１１】次いで、これらの膜を選択的にエッチング
してｎ形埋め込み層２２上にあって素子を形成すべき島
領域となるＰ形シリコン層部分上にのみ酸化シリコン膜
と窒化シリコン膜を残し、さらに露出したＰ形シリコン
層の部分を厚みが半分程度になるまでエッチングする。
そしてチャンネルストッパー用のボロンＢをイオン注入
する。
してｎ形埋め込み層２２上にあって素子を形成すべき島
領域となるＰ形シリコン層部分上にのみ酸化シリコン膜
と窒化シリコン膜を残し、さらに露出したＰ形シリコン
層の部分を厚みが半分程度になるまでエッチングする。
そしてチャンネルストッパー用のボロンＢをイオン注入
する。
【００１２】こののち、高圧酸化炉等で酸化処理する。
この処理で窒化シリコン膜により覆われていないＰ形シ
リコン層部分が選択的に酸化されて酸化シリコン膜４と
なりＰ形の島領域３２が形成される。
この処理で窒化シリコン膜により覆われていないＰ形シ
リコン層部分が選択的に酸化されて酸化シリコン膜４と
なりＰ形の島領域３２が形成される。
【００１３】この後、ダイオードのカソード領域を形成
するべき部分上を覆う酸化シリコン膜と窒化シリコン膜
を除去し、引き続いてリンＰをイオン注入法あるいは熱
拡散法により拡散させ、拡散前面がｎ形埋め込み層２２
に達する深さの高濃度のｎ形拡散領域５を形成する。
するべき部分上を覆う酸化シリコン膜と窒化シリコン膜
を除去し、引き続いてリンＰをイオン注入法あるいは熱
拡散法により拡散させ、拡散前面がｎ形埋め込み層２２
に達する深さの高濃度のｎ形拡散領域５を形成する。
【００１４】次に、表面上の窒素シリコン膜１０と酸化
シリコン膜９をすべて除去し、露出させた表面上に厚さ
が１００〜５００Åの酸化シリコン膜と厚さが５００〜
１５００Åの窒化シリコン膜による絶縁膜４１を形成し
たのちダイオードのコンタクト形成部分および抵抗形成
部分上を覆う絶縁膜４１を選択エッチングする。その
後、島領域のダイオードのアノードのコンタクト形成部
分以外の表面上をレジスト膜でカバーし、コンタクト形
成部分に高濃度のボロンＢをイオン注入し、表面不純物
をオーミック接触状態をうるに好適な濃度にまで高めた
Ｐ形拡散領域１４を形成する。
シリコン膜９をすべて除去し、露出させた表面上に厚さ
が１００〜５００Åの酸化シリコン膜と厚さが５００〜
１５００Åの窒化シリコン膜による絶縁膜４１を形成し
たのちダイオードのコンタクト形成部分および抵抗形成
部分上を覆う絶縁膜４１を選択エッチングする。その
後、島領域のダイオードのアノードのコンタクト形成部
分以外の表面上をレジスト膜でカバーし、コンタクト形
成部分に高濃度のボロンＢをイオン注入し、表面不純物
をオーミック接触状態をうるに好適な濃度にまで高めた
Ｐ形拡散領域１４を形成する。
【００１５】次いで、レジスト膜１３を全て除去したの
ち、新たにレジスト膜を形成し、さらに抵抗領域となる
部分を覆うレジスト膜のみ除去し、砒素Ａｓをイオン注
入してｎ形の抵抗領域１６を形成する。なおこの時、抵
抗領域１６の一方の端部がＰ形拡散領域１４内に入るよ
うにする。
ち、新たにレジスト膜を形成し、さらに抵抗領域となる
部分を覆うレジスト膜のみ除去し、砒素Ａｓをイオン注
入してｎ形の抵抗領域１６を形成する。なおこの時、抵
抗領域１６の一方の端部がＰ形拡散領域１４内に入るよ
うにする。
【００１６】しかる後、レジスト膜を除去し、絶縁膜４
２を形成してダイオードおよび抵抗の電極を形成するた
めに高濃度ｎ形拡散領域５と、抵抗領域１６の一方の端
部とＰ形拡散領域１４とにまたがる領域、および抵抗領
域１６の他方の端部のコンタクト部分を露出させ、これ
らの部分に高純度のアルミニウムＡｌあるいはシリコン
Ｓｉを重量比で１〜２％含んだＡｌを用い電極８，８１
および８２を形成する。これにより電極８１がダイオー
ドのカソード電極、電極８がダイオードのアノード電極
と、抵抗の一端に繋る電極、電極８２が抵抗の他端の電
極となる。この構造により、サージ対策用のダイオード
と抵抗の双方が島領域の中に集積化され、また、ダイオ
ードを形成しているｐｎ接合の面積が十分な大きさとさ
れたサージ保護用の回路が形成される。
２を形成してダイオードおよび抵抗の電極を形成するた
めに高濃度ｎ形拡散領域５と、抵抗領域１６の一方の端
部とＰ形拡散領域１４とにまたがる領域、および抵抗領
域１６の他方の端部のコンタクト部分を露出させ、これ
らの部分に高純度のアルミニウムＡｌあるいはシリコン
Ｓｉを重量比で１〜２％含んだＡｌを用い電極８，８１
および８２を形成する。これにより電極８１がダイオー
ドのカソード電極、電極８がダイオードのアノード電極
と、抵抗の一端に繋る電極、電極８２が抵抗の他端の電
極となる。この構造により、サージ対策用のダイオード
と抵抗の双方が島領域の中に集積化され、また、ダイオ
ードを形成しているｐｎ接合の面積が十分な大きさとさ
れたサージ保護用の回路が形成される。
【００１７】なお、以上の説明では、サージ保護用のダ
イオードがプラスサージ対策用として使用され、したが
ってカソード側を電源ライン（Ｖｃｃ）側に接続する方
法のみを述べてきたが、ダイオードのカソード領域をｎ
形埋め込み層２２と高濃度なｎ形拡散領域５で構成し、
このカソードと抵抗の一端とを相互接続し、一方、Ｐ形
シリコン基板１をアノード領域とすることもできる。こ
の構造とした場合には、ダイオードはマイナスサージ保
護用にして作用する。
イオードがプラスサージ対策用として使用され、したが
ってカソード側を電源ライン（Ｖｃｃ）側に接続する方
法のみを述べてきたが、ダイオードのカソード領域をｎ
形埋め込み層２２と高濃度なｎ形拡散領域５で構成し、
このカソードと抵抗の一端とを相互接続し、一方、Ｐ形
シリコン基板１をアノード領域とすることもできる。こ
の構造とした場合には、ダイオードはマイナスサージ保
護用にして作用する。
【００１８】
【発明の効果】本発明の半導体集積回路の構造によれ
ば、サージ保護用抵抗とサージ保護用ダイオードが、１
つの島領域の中に集積化され、集積度の向上が図れるこ
とは勿論のこと、全体の面積が狭くなっているもののダ
イオードを形成しているｐｎ接合面積は、両素子を別々
の島領域に作り込む構造のものよりも広くなりサージ効
果も高められる。
ば、サージ保護用抵抗とサージ保護用ダイオードが、１
つの島領域の中に集積化され、集積度の向上が図れるこ
とは勿論のこと、全体の面積が狭くなっているもののダ
イオードを形成しているｐｎ接合面積は、両素子を別々
の島領域に作り込む構造のものよりも広くなりサージ効
果も高められる。
【図１】サージ保護用の回路図
【図２】従来の方法によるサージ保護用回路の断面構造
図
図
【図３】本発明の集積化されたサージ保護用回路の断面
構成図
構成図
ａ ピン端子 ｂ 回路端子 ｃ 電源端子 １ Ｐ形シリコン基板 ２，２１，２２ ｎ形埋め込み層 ３，３１，３２ Ｐ形シリコン層（島領域） ４ 選択酸化シリコン膜 ５ 高濃度ｎ形拡散領域（カソード） ８ アノードと抵抗一端の電極 ８１ カソード電極 ８２ 抵抗一端の電極 １４ 高濃度Ｐ形拡散領域 １６ ｎ形抵抗領域 ４１，４２ 絶縁膜
Claims (2)
- 【請求項１】一部分に逆導電形の埋め込み層が形成され
た一導電形の半導体基板の前記埋め込み層上に、半導体
基板と同一導電形の半導体層が形成され、さらに同半導
体層を包囲して絶縁物が形成されるとともに、前記半導
体層中に同半導体層とは逆導電形の抵抗領域および前記
半導体層とは逆導電形で前記埋め込み層に到達する高濃
度領域が形成され、前記抵抗領域の一方の端部と前記半
導体層の一部にまたがる部分と、前記抵抗領域の他方の
端部および前記高濃度領域との上に電極が形成されてい
ることを特徴とする半導体集積回路。 - 【請求項２】抵抗領域の一方の端部と半導体層にまたが
る部分の上に形成された電極下の前記半導体層に、同半
導体層と同一導電形で、同半導体層よりも濃度の高い拡
散領域が形成されていることを特徴とする特許請求の範
囲第１項に記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40231890A JPH067581B2 (ja) | 1990-12-14 | 1990-12-14 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40231890A JPH067581B2 (ja) | 1990-12-14 | 1990-12-14 | 半導体集積回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58205174A Division JPS6097659A (ja) | 1983-11-01 | 1983-11-01 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0499058A JPH0499058A (ja) | 1992-03-31 |
| JPH067581B2 true JPH067581B2 (ja) | 1994-01-26 |
Family
ID=18512139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP40231890A Expired - Lifetime JPH067581B2 (ja) | 1990-12-14 | 1990-12-14 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH067581B2 (ja) |
-
1990
- 1990-12-14 JP JP40231890A patent/JPH067581B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0499058A (ja) | 1992-03-31 |
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