JPH0499058A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0499058A JPH0499058A JP40231890A JP40231890A JPH0499058A JP H0499058 A JPH0499058 A JP H0499058A JP 40231890 A JP40231890 A JP 40231890A JP 40231890 A JP40231890 A JP 40231890A JP H0499058 A JPH0499058 A JP H0499058A
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- 239000004065 semiconductor Substances 0.000 title claims description 32
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 238000009792 diffusion process Methods 0.000 claims description 20
- 239000012212 insulator Substances 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 19
- 229910052710 silicon Inorganic materials 0.000 abstract description 19
- 239000010703 silicon Substances 0.000 abstract description 19
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 10
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 10
- 238000000034 method Methods 0.000 abstract description 8
- 230000001681 protective effect Effects 0.000 abstract 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 239000002775 capsule Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［０００１］
この発明は、半導体基板と同一導電形のＰ形のエピタキ
シャル層を使った酸化膜分離プロセスにおいて、ピン端
子からのサージ破壊から回路素子を保護するために、サ
ージ対策素子のダイオードと抵抗の面積を効率よく集積
化を図った半導体集積回路に関するものである。 ［０００２］
シャル層を使った酸化膜分離プロセスにおいて、ピン端
子からのサージ破壊から回路素子を保護するために、サ
ージ対策素子のダイオードと抵抗の面積を効率よく集積
化を図った半導体集積回路に関するものである。 ［０００２］
半導体集積回路においては、サージ破壊から集積化され
た素子を保護することが大切であり、従来は、図１に示
すように、ピン端子ａと回路端子すの間に１００〜１０
００Ωの抵抗Ｒを直列に挿入しプラスおよびマイナスサ
ージを減衰させサージ破壊から素子を保護するとともに
ピン端子ａと電源端子（Ｖｃｃ）Ｃの間に、カソードが
電源端子側に接続される関係を成立させてダイオードＤ
ｉを挿入し、プラスサージを電源端子Ｃを経て電源ライ
ンへ逃がす方法が取られている［０００３］ 図２は、このようなサージ保護用の回路を構成する抵抗
とダイオードが集積化された部分を拡大して示した断面
図であり、この構造は、抵抗とダイオードが酸化膜で分
離された別々の島領域中に形成された構造となっている
。 ［０００４］ この構造は、Ｐ形シリコン基板１にｎ形埋め込み層２と
２１を形成したのち、Ｐ形シリコンエピタキシャル層を
成長させ、さらに、抵抗とダイオードを作り込む島領域
３と３１を埋め込み層２と２１の上に形成するために、
その周囲のＰ形シリコンエピタキシャル層を酸化シリコ
ン膜４に変換し、一方の島領域３の中に拡散前面がｎ形
埋め込み層２まで達する拡散深さをもつ高濃度のｎ形拡
散領域５を作り込み、ダイオードのカソード側を形成し
、また島領域３の他の部分にＰ形のコンタクト拡散領域
６を形成してダイオードのアノード側を形成すると同時
に、他方の島領域３１の中にも同じＰ形の拡散領域７を
作り込んで抵抗領域を形成し、最後に、ダイオードと抵
抗のコンタクト形成部分に窓をあけて、ダイオードのア
ノード電極と抵抗の一方の端子電極を相互接続する電極
８、抵抗の他端に繋る電極８２およびダイオードのカソ
ードに繋る電極８１を形成する過程を経ることによって
実現される。 ［０００５］
た素子を保護することが大切であり、従来は、図１に示
すように、ピン端子ａと回路端子すの間に１００〜１０
００Ωの抵抗Ｒを直列に挿入しプラスおよびマイナスサ
ージを減衰させサージ破壊から素子を保護するとともに
ピン端子ａと電源端子（Ｖｃｃ）Ｃの間に、カソードが
電源端子側に接続される関係を成立させてダイオードＤ
ｉを挿入し、プラスサージを電源端子Ｃを経て電源ライ
ンへ逃がす方法が取られている［０００３］ 図２は、このようなサージ保護用の回路を構成する抵抗
とダイオードが集積化された部分を拡大して示した断面
図であり、この構造は、抵抗とダイオードが酸化膜で分
離された別々の島領域中に形成された構造となっている
。 ［０００４］ この構造は、Ｐ形シリコン基板１にｎ形埋め込み層２と
２１を形成したのち、Ｐ形シリコンエピタキシャル層を
成長させ、さらに、抵抗とダイオードを作り込む島領域
３と３１を埋め込み層２と２１の上に形成するために、
その周囲のＰ形シリコンエピタキシャル層を酸化シリコ
ン膜４に変換し、一方の島領域３の中に拡散前面がｎ形
埋め込み層２まで達する拡散深さをもつ高濃度のｎ形拡
散領域５を作り込み、ダイオードのカソード側を形成し
、また島領域３の他の部分にＰ形のコンタクト拡散領域
６を形成してダイオードのアノード側を形成すると同時
に、他方の島領域３１の中にも同じＰ形の拡散領域７を
作り込んで抵抗領域を形成し、最後に、ダイオードと抵
抗のコンタクト形成部分に窓をあけて、ダイオードのア
ノード電極と抵抗の一方の端子電極を相互接続する電極
８、抵抗の他端に繋る電極８２およびダイオードのカソ
ードに繋る電極８１を形成する過程を経ることによって
実現される。 ［０００５］
ところで、この構造では、ダイオードと抵抗が別々の島
領域の中に作り込まれるため、全体の面積が大きくなり
、集積度を高める面で不都合をきたすこと、さらにダイ
オード部分のｐｎ接合面積がそれほど大きくはならず、
このためサージ保護効果が少ないことなどの問題があっ
た。 ［０００６］ 本発明は、上記の不都合をことごとく排除することがで
きる半導体集積回路、すなわち、サージ保護用のダイオ
ードと抵抗を一つの島領域に作り込み、サージ保護用の
回路により占拠される基板面積を小さくしながらも、ダ
イオード部分のｐｎ接合面積は、サージ保護効果を十分
に高めることができる大きな面積とすることができる半
導体集積回路の提供を目的とするものである。 ［０００７］
領域の中に作り込まれるため、全体の面積が大きくなり
、集積度を高める面で不都合をきたすこと、さらにダイ
オード部分のｐｎ接合面積がそれほど大きくはならず、
このためサージ保護効果が少ないことなどの問題があっ
た。 ［０００６］ 本発明は、上記の不都合をことごとく排除することがで
きる半導体集積回路、すなわち、サージ保護用のダイオ
ードと抵抗を一つの島領域に作り込み、サージ保護用の
回路により占拠される基板面積を小さくしながらも、ダ
イオード部分のｐｎ接合面積は、サージ保護効果を十分
に高めることができる大きな面積とすることができる半
導体集積回路の提供を目的とするものである。 ［０００７］
本発明の半導体集積回路は、一部分に逆電溝形の埋め込
み層が形成されな一導電形の半導体基板の前記埋め込み
層上に半導体基板と同一導電形の半導体層が形成され、
さらに同半導体層を包囲して絶縁物が形成されるととも
に、前記半導体層中に同半導体層とは逆導電形の抵抗領
域および前記半導体層とは逆導電形で前記埋め込み層に
到達する高濃度の領域が形成され、前記抵抗領域の一方
の端部と前記半導体層の一部にまたがる部分と、前記抵
抗領域の他方の端部および前記高濃度領域との上に電極
が形成された構造のものである。 ［０００８］
み層が形成されな一導電形の半導体基板の前記埋め込み
層上に半導体基板と同一導電形の半導体層が形成され、
さらに同半導体層を包囲して絶縁物が形成されるととも
に、前記半導体層中に同半導体層とは逆導電形の抵抗領
域および前記半導体層とは逆導電形で前記埋め込み層に
到達する高濃度の領域が形成され、前記抵抗領域の一方
の端部と前記半導体層の一部にまたがる部分と、前記抵
抗領域の他方の端部および前記高濃度領域との上に電極
が形成された構造のものである。 ［０００８］
この構造によれば、サージ保護用のダイオードと抵抗が
１つの島領域に集積化され、かつ、ダイオード面積が抵
抗領域分だけ大きくなりサージ効果が改善される。 ［０００９］
１つの島領域に集積化され、かつ、ダイオード面積が抵
抗領域分だけ大きくなりサージ効果が改善される。 ［０００９］
図３は、本発明の半導体集積回路の特徴部分であるサー
ジ保護用のダイオードと抵抗を一つの島領域に集積化し
た構造部分を拡大して示した断面図であり、Ｐ形シリコ
ン基板１の中に作り込まれたｎ形埋め込み領域２２の上
部には、周囲が選択酸化シリコン膜で包囲されたＰ形の
シリコン層でできた島領域３２があり、この島領域３２
の中にｎ形埋め込み領域２２に到達し、ダイオードのカ
ソードとなる高濃度のｎ形拡散領域５と、ダイオードの
アノードコンタクト領域となるＰ形の拡散領域１４およ
びｎ形の抵抗領域１６とが形成され、Ｐ形拡散領域１４
と抵抗領域１６の一方の端部にまたがる領域に電極８、
高濃度のｎ形拡散領域５の上に電極８１およびｎ形の抵
抗領域１６の他方の端部に電極８２が設けられた構造と
なっている。 ［００１０１ 次に上記の構造を得るための製造方法を具体的に説明す
る。 まず、Ｐ形シリコン基板の１の中に酸化シリコン膜をマ
スクとしてアンチモンｓｂあるいは砒素Ａｓをスピンオ
ン法やイオン注入法あるいはカプセル法により選択的に
ドープしてｎ形埋め込み層２２を形成し、こののち表面
の酸化シリコン膜をすべて除去し、引き続いて表面全体
に比抵抗が０．５〜１０ΩｃｍのＰ形シリコン層を０．
５〜２μｍの厚さにエピタキシャル成長させ、こののち
、Ｐ形シリコン層の表面全域に厚さが１００〜５００Ａ
の酸化シリコン膜と厚さが５００〜１５００Ａの窒化シ
リコン膜を順次形成する。 ［００１１］ 次いで、これらの膜を選択的にエツチングしてｎ形埋め
込み層２２上にあって素子を形成すべき島領域となるＰ
形シリコン層部分上にのみ酸化シリコン膜と窒化シリコ
ン膜を残し、さらに露出したＰ形シリコン層の部分を厚
みが半分程度になるまでエツチングする。そしてチャン
ネルストッパー用のボロンＢをイオン注入する。 ［００１２］ こののち、高圧酸化炉等で酸化処理する。この処理で窒
化シリコン膜により覆われていないＰ形シリコン層部分
が選択的に酸化されて酸化シリコン膜４となりＰ形の島
領域３２が形成される。 ［００１３］ この後、ダイオードのカソード領域を形成するべき部分
上を覆う酸化シリコン膜と窒化シリコン膜を除去し、引
き続いてリンＰをイオン注入法あるいは熱拡散法により
拡散させ、拡散前面がｎ形埋め込み層２２に達する深さ
の高濃度のｎ形拡散領域５を形成する。 ［００１４］ 次に、表面上の窒化シリコン膜１０と酸化シリコン膜９
をすべて除去し、露出させた表面上に厚さが１００〜５
００Ａの酸化シリコン膜と厚さが５００〜１５００人の
窒化シリコン膜による絶縁膜４１を形成したのちダイオ
ードのコンタクト形成部分および抵抗形成部分上を覆う
絶縁膜４１を選択エツチングする。その後、島領域のダ
イオードのアノードのコンタクト形成部分以外の表面上
をレジスト膜でカバーし、コンタクト形成部分に高濃度
のボロンＢをイオン注入し、表面不純物濃度をオーミッ
ク接触状態をうるに好適な濃度にまで高めたＰ形拡散領
域１４を形成する。 ［００１５］ 次いで、レジスト膜１３を全て除去したのち、新たにレ
ジスト膜を形成し、さらに抵抗領域となる部分を覆うレ
ジスト膜のみ除去し、砒素Ａｓをイオン注入してｎ形の
抵抗領域１６を形成する。なおこの時、抵抗領域１６の
一方の端部がＰ形拡散領域１４内に入るようにする。 ［００１６］ しかる後、レジスト膜を除去し、絶縁膜４２を形成して
ダイオードおよび抵抗の電極を形成するために高濃度ｎ
形拡散領域５と、抵抗領域１６の一方の端部とＰ形拡散
領域１４とにまたがる領域、および抵抗領域１６の他方
の端部のコンタクト部分を露出させ、これらの部分に高
純度のアルミニウムＡｌあるいはシリコンＳｉを重量比
で１〜２％含んだＡＩを用いて電極８，８１および８２
を形成する。これにより電極８１がダイオードのカソー
ド電極、電極８がダイオードのアノード電極と、抵抗の
一端に繋る電極、電極８２が抵抗の他端の電極となる。 この構造により、サージ対策用のダイオードと抵抗の双
方が島領域の中に集積化され、また、ダイオードを形成
しているｐｎ接合の面積が十分な大きさとされたサージ
保護用の回路が形成される。 ［００１７］ なお、以上の説明では、サージ保護用のダイオードがプ
ラスサージ対策用として使用され、したがってカソード
側を電源ライン（Ｖｃｃ）側に接続する方法のみを述べ
てきたが、ダイオードのカソード領域をｎ形埋め込み層
２２と高濃度なｎ形拡散領域５で構成し、このカソード
と抵抗の一端とを相互接続し、一方、Ｐ形シリコン基板
１をアノード領域とすることもできる。この構造とした
場合には、ダイオードはマイナスサージ保護用にして作
用する。 ［００１８］
ジ保護用のダイオードと抵抗を一つの島領域に集積化し
た構造部分を拡大して示した断面図であり、Ｐ形シリコ
ン基板１の中に作り込まれたｎ形埋め込み領域２２の上
部には、周囲が選択酸化シリコン膜で包囲されたＰ形の
シリコン層でできた島領域３２があり、この島領域３２
の中にｎ形埋め込み領域２２に到達し、ダイオードのカ
ソードとなる高濃度のｎ形拡散領域５と、ダイオードの
アノードコンタクト領域となるＰ形の拡散領域１４およ
びｎ形の抵抗領域１６とが形成され、Ｐ形拡散領域１４
と抵抗領域１６の一方の端部にまたがる領域に電極８、
高濃度のｎ形拡散領域５の上に電極８１およびｎ形の抵
抗領域１６の他方の端部に電極８２が設けられた構造と
なっている。 ［００１０１ 次に上記の構造を得るための製造方法を具体的に説明す
る。 まず、Ｐ形シリコン基板の１の中に酸化シリコン膜をマ
スクとしてアンチモンｓｂあるいは砒素Ａｓをスピンオ
ン法やイオン注入法あるいはカプセル法により選択的に
ドープしてｎ形埋め込み層２２を形成し、こののち表面
の酸化シリコン膜をすべて除去し、引き続いて表面全体
に比抵抗が０．５〜１０ΩｃｍのＰ形シリコン層を０．
５〜２μｍの厚さにエピタキシャル成長させ、こののち
、Ｐ形シリコン層の表面全域に厚さが１００〜５００Ａ
の酸化シリコン膜と厚さが５００〜１５００Ａの窒化シ
リコン膜を順次形成する。 ［００１１］ 次いで、これらの膜を選択的にエツチングしてｎ形埋め
込み層２２上にあって素子を形成すべき島領域となるＰ
形シリコン層部分上にのみ酸化シリコン膜と窒化シリコ
ン膜を残し、さらに露出したＰ形シリコン層の部分を厚
みが半分程度になるまでエツチングする。そしてチャン
ネルストッパー用のボロンＢをイオン注入する。 ［００１２］ こののち、高圧酸化炉等で酸化処理する。この処理で窒
化シリコン膜により覆われていないＰ形シリコン層部分
が選択的に酸化されて酸化シリコン膜４となりＰ形の島
領域３２が形成される。 ［００１３］ この後、ダイオードのカソード領域を形成するべき部分
上を覆う酸化シリコン膜と窒化シリコン膜を除去し、引
き続いてリンＰをイオン注入法あるいは熱拡散法により
拡散させ、拡散前面がｎ形埋め込み層２２に達する深さ
の高濃度のｎ形拡散領域５を形成する。 ［００１４］ 次に、表面上の窒化シリコン膜１０と酸化シリコン膜９
をすべて除去し、露出させた表面上に厚さが１００〜５
００Ａの酸化シリコン膜と厚さが５００〜１５００人の
窒化シリコン膜による絶縁膜４１を形成したのちダイオ
ードのコンタクト形成部分および抵抗形成部分上を覆う
絶縁膜４１を選択エツチングする。その後、島領域のダ
イオードのアノードのコンタクト形成部分以外の表面上
をレジスト膜でカバーし、コンタクト形成部分に高濃度
のボロンＢをイオン注入し、表面不純物濃度をオーミッ
ク接触状態をうるに好適な濃度にまで高めたＰ形拡散領
域１４を形成する。 ［００１５］ 次いで、レジスト膜１３を全て除去したのち、新たにレ
ジスト膜を形成し、さらに抵抗領域となる部分を覆うレ
ジスト膜のみ除去し、砒素Ａｓをイオン注入してｎ形の
抵抗領域１６を形成する。なおこの時、抵抗領域１６の
一方の端部がＰ形拡散領域１４内に入るようにする。 ［００１６］ しかる後、レジスト膜を除去し、絶縁膜４２を形成して
ダイオードおよび抵抗の電極を形成するために高濃度ｎ
形拡散領域５と、抵抗領域１６の一方の端部とＰ形拡散
領域１４とにまたがる領域、および抵抗領域１６の他方
の端部のコンタクト部分を露出させ、これらの部分に高
純度のアルミニウムＡｌあるいはシリコンＳｉを重量比
で１〜２％含んだＡＩを用いて電極８，８１および８２
を形成する。これにより電極８１がダイオードのカソー
ド電極、電極８がダイオードのアノード電極と、抵抗の
一端に繋る電極、電極８２が抵抗の他端の電極となる。 この構造により、サージ対策用のダイオードと抵抗の双
方が島領域の中に集積化され、また、ダイオードを形成
しているｐｎ接合の面積が十分な大きさとされたサージ
保護用の回路が形成される。 ［００１７］ なお、以上の説明では、サージ保護用のダイオードがプ
ラスサージ対策用として使用され、したがってカソード
側を電源ライン（Ｖｃｃ）側に接続する方法のみを述べ
てきたが、ダイオードのカソード領域をｎ形埋め込み層
２２と高濃度なｎ形拡散領域５で構成し、このカソード
と抵抗の一端とを相互接続し、一方、Ｐ形シリコン基板
１をアノード領域とすることもできる。この構造とした
場合には、ダイオードはマイナスサージ保護用にして作
用する。 ［００１８］
本発明の半導体集積回路の構造によれば、サージ保護用
抵抗とサージ保護用ダイオードが、１つの島領域の中に
集積化され、集積度の向上が図れることは勿論のこと、
全体の面積が狭くなっているもののダイオードを形成し
ているｐｎ接合面積は、画素子を別々の島領域に作り込
む構造のものよりも広くなりサージ効果も高められる。
抵抗とサージ保護用ダイオードが、１つの島領域の中に
集積化され、集積度の向上が図れることは勿論のこと、
全体の面積が狭くなっているもののダイオードを形成し
ているｐｎ接合面積は、画素子を別々の島領域に作り込
む構造のものよりも広くなりサージ効果も高められる。
【図１】
サージ保護用の回路図
【図２】
従来の方法によるサージ保護用回路の断面構造図
【図３
】 本発明の集積化されたサージ保護用回路の断面構成図
】 本発明の集積化されたサージ保護用回路の断面構成図
ａ ピン端子
ｂ 回路端子
Ｃ電源端子
Ｉ Ｐ形シリコン基板
２．２１．２２ ｎ形埋め込み層
３．３１．３２ Ｐ形シリコン層（島領域）４ 選択
酸化シリコン膜 ５ 高濃度ｎ形拡散領域（カソード） ８ アノードと抵抗一端の電極 ８１ カソード電極 ８２ 抵抗一端の電極 １４ 高濃度Ｐ形拡散領域 １６ ｎ形抵抗領域 ４１、４２ 絶縁膜
酸化シリコン膜 ５ 高濃度ｎ形拡散領域（カソード） ８ アノードと抵抗一端の電極 ８１ カソード電極 ８２ 抵抗一端の電極 １４ 高濃度Ｐ形拡散領域 １６ ｎ形抵抗領域 ４１、４２ 絶縁膜
【回目
図面
【図２】
【図３】
！
Claims (2)
- 【請求項１】一部分に逆導電形の埋め込み層が形成され
た一導電形の半導体基板の前記埋め込み層上に、半導体
基板と同一導電形の半導体層が形成され、さらに同半導
体層を包囲して絶縁物が形成されるとともに、前記半導
体層中に同半導体層とは逆導電形の抵抗領域および前記
半導体層とは逆導電形で前記埋め込み層に到達する高濃
度領域が形成され、前記抵抗領域の一方の端部と前記半
導体層の一部にまたがる部分と、前記抵抗領域の他方の
端部および前記高濃度領域との上に電極が形成されてい
ることを特徴とする半導体集積回路。 - 【請求項２】抵抗領域の一方の端部と半導体層にまたが
る部分の上に形成された電極下の前記半導体層に、同半
導体層と同一導電形で、同半導体層よりも濃度の高い拡
散領域が形成されていることを特徴とする特許請求の範
囲第１項に記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40231890A JPH067581B2 (ja) | 1990-12-14 | 1990-12-14 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40231890A JPH067581B2 (ja) | 1990-12-14 | 1990-12-14 | 半導体集積回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58205174A Division JPS6097659A (ja) | 1983-11-01 | 1983-11-01 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0499058A true JPH0499058A (ja) | 1992-03-31 |
| JPH067581B2 JPH067581B2 (ja) | 1994-01-26 |
Family
ID=18512139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP40231890A Expired - Lifetime JPH067581B2 (ja) | 1990-12-14 | 1990-12-14 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH067581B2 (ja) |
-
1990
- 1990-12-14 JP JP40231890A patent/JPH067581B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH067581B2 (ja) | 1994-01-26 |
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