JPH0675932A - ワンチップマイコン、およびワンチップマイコンを備えた制御装置 - Google Patents
ワンチップマイコン、およびワンチップマイコンを備えた制御装置Info
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- JPH0675932A JPH0675932A JP4248671A JP24867192A JPH0675932A JP H0675932 A JPH0675932 A JP H0675932A JP 4248671 A JP4248671 A JP 4248671A JP 24867192 A JP24867192 A JP 24867192A JP H0675932 A JPH0675932 A JP H0675932A
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Abstract
(57)【要約】 （修正有）
【目的】 入出力アクセスが、ワンチップマイコン側と
メインＣＰＵ側の双方から行えるワンチップマイコンを
提供する。 【構成】 ワンチップマイコン５は、内部のデータ信
号、アドレス信号及びチップセレクト信号のためのコン
トロールバス５ａを備え、これに対して二系統のクロッ
ク信号が入力されるアウトポート１２、二系列のイネー
ブル信号が入力されるインポート１３及び制御動作を行
うバスコントローラ６を接続する。バスコントローラ６
は外部のデータ信号、アドレス信号、チップセレクト信
号及びリード・ライト信号のためのコントロールバス６
ａに接続し、これを介してワンチップマイコン５はオペ
レーティングシステムの動作を制御するメインＣＰＵ１
及びその直接アクセス動作に使用するＩ／Ｏ部４に接続
する。
メインＣＰＵ側の双方から行えるワンチップマイコンを
提供する。 【構成】 ワンチップマイコン５は、内部のデータ信
号、アドレス信号及びチップセレクト信号のためのコン
トロールバス５ａを備え、これに対して二系統のクロッ
ク信号が入力されるアウトポート１２、二系列のイネー
ブル信号が入力されるインポート１３及び制御動作を行
うバスコントローラ６を接続する。バスコントローラ６
は外部のデータ信号、アドレス信号、チップセレクト信
号及びリード・ライト信号のためのコントロールバス６
ａに接続し、これを介してワンチップマイコン５はオペ
レーティングシステムの動作を制御するメインＣＰＵ１
及びその直接アクセス動作に使用するＩ／Ｏ部４に接続
する。
Description
【０００１】
【産業上の利用分野】本発明は、ワンチップマイコン、
特にオペレーティングシステムのメインＣＰＵにより制
御される所謂スレーブ型ワンチップマイコン、および該
ワンチップマイコンを備え、オペレーティングシステム
の異常を検知してその異常を排除する制御装置に関す
る。
特にオペレーティングシステムのメインＣＰＵにより制
御される所謂スレーブ型ワンチップマイコン、および該
ワンチップマイコンを備え、オペレーティングシステム
の異常を検知してその異常を排除する制御装置に関す
る。
【０００２】
【従来の技術】所謂スレーブ型のワンチップマイコンで
は、一つのチップ上にＡＬＵ、ＲＯＭ、ＲＡＭ、レジス
タ、メインＣＰＵとのインターフェース、インポート及
びアウトポート（以下Ｉ／Ｏ部という）が設けてあり、
メインＣＰＵは、コマンドによつて該ワンチップマンコ
ンの制御を行っている。また、この種のワンチップマイ
コンでは、その性能や適用範囲を高めるために、Ｉ／Ｏ
部の機能に工夫がこらされているが、ワンチップマイコ
ンでは、自己の制御プログラムに従って、このＩ／Ｏ部
などの制御を行っている。
は、一つのチップ上にＡＬＵ、ＲＯＭ、ＲＡＭ、レジス
タ、メインＣＰＵとのインターフェース、インポート及
びアウトポート（以下Ｉ／Ｏ部という）が設けてあり、
メインＣＰＵは、コマンドによつて該ワンチップマンコ
ンの制御を行っている。また、この種のワンチップマイ
コンでは、その性能や適用範囲を高めるために、Ｉ／Ｏ
部の機能に工夫がこらされているが、ワンチップマイコ
ンでは、自己の制御プログラムに従って、このＩ／Ｏ部
などの制御を行っている。
【０００３】一方、ワンチップマイコンを用いて、オペ
レーティングシステム内の各種の電子装置の動作を制御
する制御装置が開発されているが、従来のこの種の制御
装置では、ワンチップマイコンは、メインＣＰＵからの
コマンドによる制御の下で、自己のプログラムにより、
当該電子装置の動作状態を検知してその制御を行ってい
る。
レーティングシステム内の各種の電子装置の動作を制御
する制御装置が開発されているが、従来のこの種の制御
装置では、ワンチップマイコンは、メインＣＰＵからの
コマンドによる制御の下で、自己のプログラムにより、
当該電子装置の動作状態を検知してその制御を行ってい
る。
【０００４】
【発明が解決しようとする課題】従来のスレーブ型のワ
ンチップマイコンでは、ワンチップマイコンのＩ／Ｏ部
の出力制御や入力制御は、ワンチップマイコン自体でし
か行うことができず、オペレーティングシステムのメイ
ンＣＰＵに、この制御を行わせようとすると、ＣＰＵと
ワンチップマイコンとの間で、コマンドの授受を行うこ
とが必要になる。このために、従来のワンチップマイコ
ンのＩ／Ｏ部の制御をＣＰＵで行わせようとすると、
（１）ソフトウエア設計上で大きな障害が生じる、
（２）ＣＰＵによるＩ／Ｏ部のアクセスに時間がかか
り、高速アクセス化が困難である、（３）ＣＰＵによる
Ｉ／Ｏ部のアクセスは、ワンチップマイコンのＩ／Ｏ部
に空きがあっても、別のハードウエアが必要で、装置が
大型化し製造コスト上でも問題が生じる、（４）ワンチ
ップマイコンが異常状態になると、ワンチップマイコン
のＩ／Ｏ部の制御は不能になるという問題が発生する。
ンチップマイコンでは、ワンチップマイコンのＩ／Ｏ部
の出力制御や入力制御は、ワンチップマイコン自体でし
か行うことができず、オペレーティングシステムのメイ
ンＣＰＵに、この制御を行わせようとすると、ＣＰＵと
ワンチップマイコンとの間で、コマンドの授受を行うこ
とが必要になる。このために、従来のワンチップマイコ
ンのＩ／Ｏ部の制御をＣＰＵで行わせようとすると、
（１）ソフトウエア設計上で大きな障害が生じる、
（２）ＣＰＵによるＩ／Ｏ部のアクセスに時間がかか
り、高速アクセス化が困難である、（３）ＣＰＵによる
Ｉ／Ｏ部のアクセスは、ワンチップマイコンのＩ／Ｏ部
に空きがあっても、別のハードウエアが必要で、装置が
大型化し製造コスト上でも問題が生じる、（４）ワンチ
ップマイコンが異常状態になると、ワンチップマイコン
のＩ／Ｏ部の制御は不能になるという問題が発生する。
【０００５】また、前述の従来の制御装置では、ワンチ
ップマイコンが異常状態になると、電子装置の正常な制
御ができなくなり、オペレーティングシステムが異常動
作状態になる。
ップマイコンが異常状態になると、電子装置の正常な制
御ができなくなり、オペレーティングシステムが異常動
作状態になる。
【０００６】本発明は、前述したようなこの種のワンチ
ップマイコン及びワンチップマイコンを備えた制御装置
の現状に鑑みてなされたものであり、その第１の目的
は、入出力アクセスが、ワンチップマイコン側とメイン
ＣＰＵ側との両方から行えるワンチップマイコンを提供
することにあり、その第２の目的は、入出力アクセス
が、ワンチップマイコン側とメインＣＰＵ側の双方から
行えるワンチップマイコンを備え、オペレーティングシ
ステムの制御動作に異常が発生すると当該異常を排除す
る制御装置を提供することにある。
ップマイコン及びワンチップマイコンを備えた制御装置
の現状に鑑みてなされたものであり、その第１の目的
は、入出力アクセスが、ワンチップマイコン側とメイン
ＣＰＵ側との両方から行えるワンチップマイコンを提供
することにあり、その第２の目的は、入出力アクセス
が、ワンチップマイコン側とメインＣＰＵ側の双方から
行えるワンチップマイコンを備え、オペレーティングシ
ステムの制御動作に異常が発生すると当該異常を排除す
る制御装置を提供することにある。
【０００７】
【課題を解決するための手段】前記第１の目的を達成す
るために、本発明は、オペレーティングシステムのメイ
ンＣＰＵにより制御されるワンチップマイコンにおい
て、該ワンチップマイコンでの入出力アクセスを、前記
メインＣＰＵから直接行うアクセス手段を備え、前記入
出力アクセスが、前記ワンチップマイコン側と前記メイ
ンＣＰＵ側の双方から行えるように構成されている。
るために、本発明は、オペレーティングシステムのメイ
ンＣＰＵにより制御されるワンチップマイコンにおい
て、該ワンチップマイコンでの入出力アクセスを、前記
メインＣＰＵから直接行うアクセス手段を備え、前記入
出力アクセスが、前記ワンチップマイコン側と前記メイ
ンＣＰＵ側の双方から行えるように構成されている。
【０００８】また、前記第２の目的を達成するために、
本発明は、メインＣＰＵと、該メインＣＰＵにより制御
され、入出力のアクセスを、前記メインＣＰＵからも直
接行うアクセス手段を備えたワンチップマイコンとを備
え、前記ワンチップマイコンに接続された電子装置の動
作を制御する制御装置に、オペレーティングシステムの
異常が発生すると、前記メインＣＰＵの出力信号に基づ
いて、前記ワンチップマイコンの出力信号の論理値を変
化させることにより、前記オペレーティングシステムの
異常を排除する排除手段を設けた構成にしてある。
本発明は、メインＣＰＵと、該メインＣＰＵにより制御
され、入出力のアクセスを、前記メインＣＰＵからも直
接行うアクセス手段を備えたワンチップマイコンとを備
え、前記ワンチップマイコンに接続された電子装置の動
作を制御する制御装置に、オペレーティングシステムの
異常が発生すると、前記メインＣＰＵの出力信号に基づ
いて、前記ワンチップマイコンの出力信号の論理値を変
化させることにより、前記オペレーティングシステムの
異常を排除する排除手段を設けた構成にしてある。
【０００９】
【作用】このような構成なので、本発明に係るワンチッ
プマイコンでは、ワンチップマイコンでの入出力アクセ
スが、アクセス手段によって、オペレーティングシステ
ムのメインＣＰＵからも直接行われ、ワンチップマイコ
ンの入出力アクセスは、ワンチップマイコン側とメイン
ＣＰＵ側との両方から行われる。
プマイコンでは、ワンチップマイコンでの入出力アクセ
スが、アクセス手段によって、オペレーティングシステ
ムのメインＣＰＵからも直接行われ、ワンチップマイコ
ンの入出力アクセスは、ワンチップマイコン側とメイン
ＣＰＵ側との両方から行われる。
【００１０】また、メインＣＰＵと、該メインＣＰＵに
より制御され、入出力のアクセスを、メインＣＰＵから
も直接行うアクセス手段を備えたワンチップマイコンと
を備え、前記ワンチップマイコンに接続される電子装置
の動作を制御する本発明に係る制御装置では、オペレー
ティングシステムに異常が発生すると、排除手段が作動
して、メインＣＰＵの出力信号に基づいて、ワンチップ
マイコンの出力信号の論理値を変化させることにより、
オペレーティングシステムの異常が排除される。
より制御され、入出力のアクセスを、メインＣＰＵから
も直接行うアクセス手段を備えたワンチップマイコンと
を備え、前記ワンチップマイコンに接続される電子装置
の動作を制御する本発明に係る制御装置では、オペレー
ティングシステムに異常が発生すると、排除手段が作動
して、メインＣＰＵの出力信号に基づいて、ワンチップ
マイコンの出力信号の論理値を変化させることにより、
オペレーティングシステムの異常が排除される。
【００１１】
【実施例】以下、本発明の実施例を画面を参照して説明
する。先ず、本発明に係るワンチップマイコンの第１の
実施例を、図１乃至図３を参照して説明する。ここで、
図１は第１の実施例の基本構成を示すブロック図、図２
は第１の実施例の内部構成と該第１の実施例に係るスレ
ーブマイコンを組込んだシステムの構成を示すブロック
図、図３は第１の実施例の動作を示すタイミングチャー
トである。
する。先ず、本発明に係るワンチップマイコンの第１の
実施例を、図１乃至図３を参照して説明する。ここで、
図１は第１の実施例の基本構成を示すブロック図、図２
は第１の実施例の内部構成と該第１の実施例に係るスレ
ーブマイコンを組込んだシステムの構成を示すブロック
図、図３は第１の実施例の動作を示すタイミングチャー
トである。
【００１２】図１において、５はワンチップマイコンで
あり、このワンチップマイコン５は、内部のデータ信
号、アドレス信号及びチップセレクト信号のためのコン
トロールバス５ａを備えている。そして、このコントロ
ールバス５ａに対して、二系統のクロック信号が入力さ
れるＤフリップフロップからなるアウトポート１２、二
系列のイネーブル信号が入力されるトライステートバッ
ファ群よりなるインポート１３及び制御動作を行うバス
コントローラ６が、互いに信号の授受が可能に接続して
ある。また、バスコントローラ６は、外部のデータ信
号、アドレス信号、チップセレクト信号及びリード・ラ
イト信号のためのコントロールバス６ａに接続してあ
る。図２に示すように、実際にはワンチップマイコン５
に、ＡＬＵ１０、レジスタ７、ＲＯＭ８及びＲＡＭ９が
さらに設けてある。そして、このような構成のワンチッ
プマイコン５が、コントロールバス６ａを介して、オペ
レーティングシステムの動作を制御するメインＣＰＵ
１、該動作の制御プログラムを格納したＲＯＭ２、該動
作時に各種のデータが書込まれ、或いは、読出されるＲ
ＡＭ３及び該動作時にメインＣＰＵ１の直接アクセス動
作に使用されるＩ／Ｏ部４に接続してある。このＩ／Ｏ
部４は、ワンチップマイコン５によっては、不要となる
ことがある。
あり、このワンチップマイコン５は、内部のデータ信
号、アドレス信号及びチップセレクト信号のためのコン
トロールバス５ａを備えている。そして、このコントロ
ールバス５ａに対して、二系統のクロック信号が入力さ
れるＤフリップフロップからなるアウトポート１２、二
系列のイネーブル信号が入力されるトライステートバッ
ファ群よりなるインポート１３及び制御動作を行うバス
コントローラ６が、互いに信号の授受が可能に接続して
ある。また、バスコントローラ６は、外部のデータ信
号、アドレス信号、チップセレクト信号及びリード・ラ
イト信号のためのコントロールバス６ａに接続してあ
る。図２に示すように、実際にはワンチップマイコン５
に、ＡＬＵ１０、レジスタ７、ＲＯＭ８及びＲＡＭ９が
さらに設けてある。そして、このような構成のワンチッ
プマイコン５が、コントロールバス６ａを介して、オペ
レーティングシステムの動作を制御するメインＣＰＵ
１、該動作の制御プログラムを格納したＲＯＭ２、該動
作時に各種のデータが書込まれ、或いは、読出されるＲ
ＡＭ３及び該動作時にメインＣＰＵ１の直接アクセス動
作に使用されるＩ／Ｏ部４に接続してある。このＩ／Ｏ
部４は、ワンチップマイコン５によっては、不要となる
ことがある。
【００１３】次に、第１実施例の動作を図１、図２、お
よび図３のタイミングチャートを使用して説明する。先
ず、ワンチップマイコン５内部でのアウトポート１２へ
の出力時には、バスコントローラ６よりＷＲＩ信号が、
Ｄフリップフロップ群からなるアウトポート１２に供給
されると、図３に示すようにＷＲＩ信号の立ち上がりエ
ッジに同期してコントロールバス５ａのデータバス上の
データが、アウトポート１２のＤフリップフロップに書
込まれて出力される。また、メインＣＰＵ１によるアウ
トポート１２からの出力時には、コントロールバス６ａ
を介するＣＰＵ１からの信号に応じて、バスコントロー
ラ６よりＷＲ信号が、アウトポート１２のＤフリップフ
ロップ群に供給されると、その立ち上がりエッジに同期
して、コントロールバス６ａのデータバス上のデータ信
号が、コントロールバス５ａのデータバスを介して、ア
ウトポート１２のＤフリップフロップ群に書込まれて出
力される。
よび図３のタイミングチャートを使用して説明する。先
ず、ワンチップマイコン５内部でのアウトポート１２へ
の出力時には、バスコントローラ６よりＷＲＩ信号が、
Ｄフリップフロップ群からなるアウトポート１２に供給
されると、図３に示すようにＷＲＩ信号の立ち上がりエ
ッジに同期してコントロールバス５ａのデータバス上の
データが、アウトポート１２のＤフリップフロップに書
込まれて出力される。また、メインＣＰＵ１によるアウ
トポート１２からの出力時には、コントロールバス６ａ
を介するＣＰＵ１からの信号に応じて、バスコントロー
ラ６よりＷＲ信号が、アウトポート１２のＤフリップフ
ロップ群に供給されると、その立ち上がりエッジに同期
して、コントロールバス６ａのデータバス上のデータ信
号が、コントロールバス５ａのデータバスを介して、ア
ウトポート１２のＤフリップフロップ群に書込まれて出
力される。
【００１４】さらに、ワンチップマイコン５内部でのイ
ンポート１３からの入力時には、バスコントローラ６か
らＲＤＩ信号が、インポート１３のトライステートバッ
ファ群に供給されると、インポート１３への入力１３ａ
が、コントロールバス５ａのデータバス上に出力され
る。一方、メインＣＰＵ１によるインポート１３からの
入力時には、コントロールバス６ａを介するＣＰＵ１か
らの信号に応じて、バスコントローラ６よりＲＤ信号
が、インポート１３のトライステートバッファ群に供給
されると、インポート１３への入力１３ａが、コントロ
ールバス５ａのデータバス、バスコントローラ６を介し
てコントロールバス６ａのデータバス上に出力される。
ンポート１３からの入力時には、バスコントローラ６か
らＲＤＩ信号が、インポート１３のトライステートバッ
ファ群に供給されると、インポート１３への入力１３ａ
が、コントロールバス５ａのデータバス上に出力され
る。一方、メインＣＰＵ１によるインポート１３からの
入力時には、コントロールバス６ａを介するＣＰＵ１か
らの信号に応じて、バスコントローラ６よりＲＤ信号
が、インポート１３のトライステートバッファ群に供給
されると、インポート１３への入力１３ａが、コントロ
ールバス５ａのデータバス、バスコントローラ６を介し
てコントロールバス６ａのデータバス上に出力される。
【００１５】次に、本発明に係るワンチップマイコンの
第２の実施例を、図４及び図５を参照して説明する。こ
こで、図４は第２の実施例の基本構成を示すブロック
図、図５は第２の実施例の要部の内部構成を示すブロッ
ク図である。
第２の実施例を、図４及び図５を参照して説明する。こ
こで、図４は第２の実施例の基本構成を示すブロック
図、図５は第２の実施例の要部の内部構成を示すブロッ
ク図である。
【００１６】すでに説明した第１の実施例では、ワンチ
ップマイコン５のアウトポート１２のＤフリップフロッ
プと、インポート１３のトライステートバッファ群と
に、それぞれ二系統のクロック信号及びイネーブル信号
が入力されたが、第２の実施例では、図４に示すよう
に、アウトポート１２のＤフリップフロップと、インポ
ート１３のトライステートバッファとに、それぞれ一系
統のクロック信号及びイネーブル信号が入力されるよう
な構成にしてある。このために、例えば、図５に示すよ
うに、バスコントローラ６において、ワンチップマイコ
ン５の内部の信号ＦＩと外部からの信号ＦＯとのＡＮＤ
回路１４、１５での論理積演算によつて、ＷＲ信号とＲ
Ｄ信号とが演算されている。第２の実施例では、ＡＮＤ
回路１４、１５の出力信号の論理値によって、チップマ
イコン５内の処理かチップマイコン５外での処理かが判
定され、第１の実施例と同様の動作が行われる。
ップマイコン５のアウトポート１２のＤフリップフロッ
プと、インポート１３のトライステートバッファ群と
に、それぞれ二系統のクロック信号及びイネーブル信号
が入力されたが、第２の実施例では、図４に示すよう
に、アウトポート１２のＤフリップフロップと、インポ
ート１３のトライステートバッファとに、それぞれ一系
統のクロック信号及びイネーブル信号が入力されるよう
な構成にしてある。このために、例えば、図５に示すよ
うに、バスコントローラ６において、ワンチップマイコ
ン５の内部の信号ＦＩと外部からの信号ＦＯとのＡＮＤ
回路１４、１５での論理積演算によつて、ＷＲ信号とＲ
Ｄ信号とが演算されている。第２の実施例では、ＡＮＤ
回路１４、１５の出力信号の論理値によって、チップマ
イコン５内の処理かチップマイコン５外での処理かが判
定され、第１の実施例と同様の動作が行われる。
【００１７】このように、本発明に係るワンチップマイ
コンの第１、第２実施例によると、メインＣＰＵ１が、
ワンチップマイコン５のアウトポート１２とインポート
１３とを直接アクセスすることができ、別途にＩ／Ｏ部
を設けることが不要になって、ワンチップマイコンを含
む装置を大型化せずに製造コスト上も有利に提供するこ
とができ、該ワンチップマイコンでは、メインＣＰＵ１
によって高アクセス速度で、入出力アクセスを行うこと
が可能になる。
コンの第１、第２実施例によると、メインＣＰＵ１が、
ワンチップマイコン５のアウトポート１２とインポート
１３とを直接アクセスすることができ、別途にＩ／Ｏ部
を設けることが不要になって、ワンチップマイコンを含
む装置を大型化せずに製造コスト上も有利に提供するこ
とができ、該ワンチップマイコンでは、メインＣＰＵ１
によって高アクセス速度で、入出力アクセスを行うこと
が可能になる。
【００１８】次に、本発明に係るワンチップマイコンを
備えた制御装置の第１の実施例を、図６乃至図８を参照
して説明する。ここで、図６は第１の実施例の構成を示
すフロック図、図７は第１の実施例の動作のフローチャ
ート、図８は第１の実施例の動作のタイムチャートであ
る。
備えた制御装置の第１の実施例を、図６乃至図８を参照
して説明する。ここで、図６は第１の実施例の構成を示
すフロック図、図７は第１の実施例の動作のフローチャ
ート、図８は第１の実施例の動作のタイムチャートであ
る。
【００１９】図６に示すように、第１の実施例では、ワ
ンチップマイコン５のアウトポート１２が、ウオッチド
ッグタイマ１８のクロック入力端子Ｃに接続してあり、
ウオッチドッグタイマ１８の出力端子が、メインＣＰＵ
１とワンチップマイコン５とに接続してある。図示はし
ていないが、第１の実施例ではメインＣＰＵ１により制
御され作動するワンチップマイコン５には、電子装置が
接続してあり、この電子装置の動作がワンチップマイコ
ン５により制御されている。
ンチップマイコン５のアウトポート１２が、ウオッチド
ッグタイマ１８のクロック入力端子Ｃに接続してあり、
ウオッチドッグタイマ１８の出力端子が、メインＣＰＵ
１とワンチップマイコン５とに接続してある。図示はし
ていないが、第１の実施例ではメインＣＰＵ１により制
御され作動するワンチップマイコン５には、電子装置が
接続してあり、この電子装置の動作がワンチップマイコ
ン５により制御されている。
【００２０】また、第１の実施例では、図７（ａ）に示
すように、メインＣＰＵ１のプログラム中にスタート後
にステップＳ１９で、ワンチップマイコン５のアウトポ
ート１２の信号の論理値を“Ｈ”にする制御が設けてあ
る。同様に、同図（ｂ）に示すように、ワンチップマイ
コン５のプログラム中にスタート後のステップＳ２０
で、アウトポート１２の信号の論理値を“Ｌ”にする制
御が設けてある。これらの制御は、図８（ａ）（ｂ）に
示すように、互いに時間的に重ならないように設定して
ある。
すように、メインＣＰＵ１のプログラム中にスタート後
にステップＳ１９で、ワンチップマイコン５のアウトポ
ート１２の信号の論理値を“Ｈ”にする制御が設けてあ
る。同様に、同図（ｂ）に示すように、ワンチップマイ
コン５のプログラム中にスタート後のステップＳ２０
で、アウトポート１２の信号の論理値を“Ｌ”にする制
御が設けてある。これらの制御は、図８（ａ）（ｂ）に
示すように、互いに時間的に重ならないように設定して
ある。
【００２１】このような構成により、プログラムが暴走
していない正常動作時には、ウオッチドッグタイマ１８
のクロック入力端子Ｃには、図８（ｃ）のタイミングチ
ャートに示すようなクロック信号が供給される。この状
態から、メインＣＰＵ１のプログラムが暴走すると、同
図（ｃ）の信号は論理値“Ｌ”に固定され、また、ワン
チップマイコン５のプログラムが暴走すると、前記
（ｃ）の信号は論理値“Ｈ”に固定される。さらに、メ
インＣＰＵ１とワンチップマイコン５のブログラムが共
に暴走した時には、前記（ｃ）の信号はワンチップマイ
コン５のアクセス時から、論理値“Ｈ”に固定される。
このような状態になると、ウオッチドッグタイマ１８か
らは、ウオッチドッグ信号が出力され、このウオッチド
ッグ信号は、ＣＰＵ１とワンチップマイコン５とに、リ
セット信号或いはＮＭＩ信号（ノンマスカブルインタラ
プト信号）として入力され、オペレーティングシステム
のプログラム暴走排除のための復帰動作が行われる。
していない正常動作時には、ウオッチドッグタイマ１８
のクロック入力端子Ｃには、図８（ｃ）のタイミングチ
ャートに示すようなクロック信号が供給される。この状
態から、メインＣＰＵ１のプログラムが暴走すると、同
図（ｃ）の信号は論理値“Ｌ”に固定され、また、ワン
チップマイコン５のプログラムが暴走すると、前記
（ｃ）の信号は論理値“Ｈ”に固定される。さらに、メ
インＣＰＵ１とワンチップマイコン５のブログラムが共
に暴走した時には、前記（ｃ）の信号はワンチップマイ
コン５のアクセス時から、論理値“Ｈ”に固定される。
このような状態になると、ウオッチドッグタイマ１８か
らは、ウオッチドッグ信号が出力され、このウオッチド
ッグ信号は、ＣＰＵ１とワンチップマイコン５とに、リ
セット信号或いはＮＭＩ信号（ノンマスカブルインタラ
プト信号）として入力され、オペレーティングシステム
のプログラム暴走排除のための復帰動作が行われる。
【００２２】次に、本発明に係るワンチップマイコンを
備えた制御装置の第２の実施例を、図９乃至図１２を参
照して説明する。ここで、図９は第２の実施例の構成を
示すブロック図、図１０乃至図１２は第２の実施例の動
作を示すフローチャートである。
備えた制御装置の第２の実施例を、図９乃至図１２を参
照して説明する。ここで、図９は第２の実施例の構成を
示すブロック図、図１０乃至図１２は第２の実施例の動
作を示すフローチャートである。
【００２３】この第２の実施例は、本発明に係るワンチ
ップマイコンを備え、ファクシミリ装置やプリンタ装置
のサーマルヘッドの印字コントロールを行うものであ
り、オペレーティングシステム全体の制御をするメイン
ＣＰＵ１に、ワンチップマイコン５が接続してある。こ
のワンチップマイコン５のアウトポート１２には、印字
動作を行うサーマルヘッド２１が接続してあり、サーマ
ルヘッド２１のサーミスタ２４が、ＡＤ変換器２２を介
してワンチップマイコン５のインポート１３に接続して
ある。この場合、ＡＤ変換器２２を別体で設けず、図９
に点線で示すように、ワンチップマイコン５にＡＤ変換
器２３を内蔵し、ＡＤ変換器２３の出力信号をメインＣ
ＰＵ１が取込み可能にしてもよい。
ップマイコンを備え、ファクシミリ装置やプリンタ装置
のサーマルヘッドの印字コントロールを行うものであ
り、オペレーティングシステム全体の制御をするメイン
ＣＰＵ１に、ワンチップマイコン５が接続してある。こ
のワンチップマイコン５のアウトポート１２には、印字
動作を行うサーマルヘッド２１が接続してあり、サーマ
ルヘッド２１のサーミスタ２４が、ＡＤ変換器２２を介
してワンチップマイコン５のインポート１３に接続して
ある。この場合、ＡＤ変換器２２を別体で設けず、図９
に点線で示すように、ワンチップマイコン５にＡＤ変換
器２３を内蔵し、ＡＤ変換器２３の出力信号をメインＣ
ＰＵ１が取込み可能にしてもよい。
【００２４】第２の実施例においてワンチップマイコン
５は、メインＣＰＵ１から印字コマンドを受け取ると、
サーマルヘッド２１へストローブ信号を印加して印字動
作を行わせるが、この時サーミスタ２４の抵抗値の変化
による温度情報が、ＡＤ変換器２２でディジタル信号に
変換されて、ワンチップマイコン５のインポート１３に
入力される。また、ワンチップマイコン５には、前記温
度情報の他にも、メインＣＰＵ１からの印字コマンド内
の各種のパラメータや、印字コマンドの周期情報など
が、情報信号として入力され、ワンチップマイコン５で
は、これらの情報信号に基づいて、ストローブ信号の幅
を制御して、印字濃度を一定に保持し、サーマルヘッド
２１の温度が、許容設定値を越えないような制御を行
う。
５は、メインＣＰＵ１から印字コマンドを受け取ると、
サーマルヘッド２１へストローブ信号を印加して印字動
作を行わせるが、この時サーミスタ２４の抵抗値の変化
による温度情報が、ＡＤ変換器２２でディジタル信号に
変換されて、ワンチップマイコン５のインポート１３に
入力される。また、ワンチップマイコン５には、前記温
度情報の他にも、メインＣＰＵ１からの印字コマンド内
の各種のパラメータや、印字コマンドの周期情報など
が、情報信号として入力され、ワンチップマイコン５で
は、これらの情報信号に基づいて、ストローブ信号の幅
を制御して、印字濃度を一定に保持し、サーマルヘッド
２１の温度が、許容設定値を越えないような制御を行
う。
【００２５】この場合、何らかの外乱が発生してワンチ
ップマイコン５のブログラムが暴走してしまうと、スト
ローブ幅の制御が正しく行われなくなり、限度を越える
幅のストローブ信号の印加が生じて印字品質が低下し、
許容限度を越えてサーマルヘッド２１の温度が上昇し
て、サーマルヘッド２１が破壊することがあった。しか
し、第２の実施例では、図１０に示すようにメインＣＰ
Ｕ１は、ステップＳ３１で印字コマンドをワンチップマ
イコン５に送出すると、ステップＳ３２で一定時間（サ
ーマルヘッドのストローブ信号の許容幅に対応する時
間）待機した後で、ステップＳ３３でストローブ信号を
オフにする制御を行う。このために、ワンチップマイコ
ン５が暴走しても、ストローブ信号はオフとなるので、
サーマルヘッドが破壊することが防止される。
ップマイコン５のブログラムが暴走してしまうと、スト
ローブ幅の制御が正しく行われなくなり、限度を越える
幅のストローブ信号の印加が生じて印字品質が低下し、
許容限度を越えてサーマルヘッド２１の温度が上昇し
て、サーマルヘッド２１が破壊することがあった。しか
し、第２の実施例では、図１０に示すようにメインＣＰ
Ｕ１は、ステップＳ３１で印字コマンドをワンチップマ
イコン５に送出すると、ステップＳ３２で一定時間（サ
ーマルヘッドのストローブ信号の許容幅に対応する時
間）待機した後で、ステップＳ３３でストローブ信号を
オフにする制御を行う。このために、ワンチップマイコ
ン５が暴走しても、ストローブ信号はオフとなるので、
サーマルヘッドが破壊することが防止される。
【００２６】また、図１１に示すように、第２の実施例
では、メインＣＰＵ１がステップＳ４１で、ＡＤ変換器
２２からのサーマルヘッド２１の温度情報を、インポー
ト１３を介して受信すると、ステップＳ４２でサーマル
ヘッド２１の温度が、予め設定した許容値に達したかど
うかが判定される。そして、ステップＳ４２の判定がＹ
ＥＳであると、メインＣＰＵ１は、ステップＳ４３でス
トローブ信号をオフにする制御を行うので、ワンチップ
マイコン５が暴走しても、サーマルヘッドが破壊するこ
とが防止される（ＡＤ変換部２３が、ワンチップマイコ
ン５に内蔵されている場合も、メインＣＰＵ１がＡＤ変
換部２３のデータを読取り可能にして置いて、同様の制
御を行わせる）。さらに、第２の実施例では、メインＣ
ＰＵ１とワンチップマイコン５とのコマンドの授受時
に、メインＣＰＵ１からワンチップマイコン５へのコマ
ンドが送出されると、ワンチップマイコン５は必ず当該
コマンドに対するレスポンスをメインＣＰＵ１に返送す
るように取り決めてある。このために、図１２に示すよ
うに、ステップＳ５１でメインＣＰＵ１からコマンドが
送出された場合、ステップＳ５２の判定で、ワンチップ
マイコン５からのレスポンスがないと判定すると、メイ
ンＣＰＵ１は、ステップＳ５３でストローブ信号をオフ
にする制御を行うので、ワンチップマイコン５が暴走し
ても、サーマルヘッドが破壊することが防止される。
では、メインＣＰＵ１がステップＳ４１で、ＡＤ変換器
２２からのサーマルヘッド２１の温度情報を、インポー
ト１３を介して受信すると、ステップＳ４２でサーマル
ヘッド２１の温度が、予め設定した許容値に達したかど
うかが判定される。そして、ステップＳ４２の判定がＹ
ＥＳであると、メインＣＰＵ１は、ステップＳ４３でス
トローブ信号をオフにする制御を行うので、ワンチップ
マイコン５が暴走しても、サーマルヘッドが破壊するこ
とが防止される（ＡＤ変換部２３が、ワンチップマイコ
ン５に内蔵されている場合も、メインＣＰＵ１がＡＤ変
換部２３のデータを読取り可能にして置いて、同様の制
御を行わせる）。さらに、第２の実施例では、メインＣ
ＰＵ１とワンチップマイコン５とのコマンドの授受時
に、メインＣＰＵ１からワンチップマイコン５へのコマ
ンドが送出されると、ワンチップマイコン５は必ず当該
コマンドに対するレスポンスをメインＣＰＵ１に返送す
るように取り決めてある。このために、図１２に示すよ
うに、ステップＳ５１でメインＣＰＵ１からコマンドが
送出された場合、ステップＳ５２の判定で、ワンチップ
マイコン５からのレスポンスがないと判定すると、メイ
ンＣＰＵ１は、ステップＳ５３でストローブ信号をオフ
にする制御を行うので、ワンチップマイコン５が暴走し
ても、サーマルヘッドが破壊することが防止される。
【００２７】このように、本発明に係るワンチップマイ
コンを備えた制御装置の第１、第２実施例によると、メ
インＣＰＵ１及びワンチップマイコン５が組み込まれた
オペレーティングシステムに異常が発生すると、メイン
ＣＰＵ１の出力信号に基づいて、ワンチップマイコン５
の出力信号の論理値を変更することにより、オペレーテ
ィングシステムの異常を復旧し、或いはオペレーティン
グの動作を停止させて、当該異常を排除することができ
る。
コンを備えた制御装置の第１、第２実施例によると、メ
インＣＰＵ１及びワンチップマイコン５が組み込まれた
オペレーティングシステムに異常が発生すると、メイン
ＣＰＵ１の出力信号に基づいて、ワンチップマイコン５
の出力信号の論理値を変更することにより、オペレーテ
ィングシステムの異常を復旧し、或いはオペレーティン
グの動作を停止させて、当該異常を排除することができ
る。
【００２８】
【発明の効果】以上に説明したように、本発明による
と、アクセス手段によって、ワンチップマイコンでの入
出力アクセスが、オペレーティングシステムのメインＣ
ＰＵから直接行われ、ワンチップマイコンの入出力アク
セスが、ワンチップマイコン側とメインＣＰＵ側の双方
から行えるので、専用のハードウエアを設けることが不
要で装置設計の自由度が大きくなり、小型化され且つ高
アクセス速度で作動するワンチップマイコンを備えた装
置が、低製造コストで提供される。
と、アクセス手段によって、ワンチップマイコンでの入
出力アクセスが、オペレーティングシステムのメインＣ
ＰＵから直接行われ、ワンチップマイコンの入出力アク
セスが、ワンチップマイコン側とメインＣＰＵ側の双方
から行えるので、専用のハードウエアを設けることが不
要で装置設計の自由度が大きくなり、小型化され且つ高
アクセス速度で作動するワンチップマイコンを備えた装
置が、低製造コストで提供される。
【００２９】また、本発明によると、メインＣＰＵと、
ワンチップマイコンとを備え、ワンチップマイコンに接
続される電子装置の動作を制御する制御装置のオペレー
ティングシステムに異常が発生した場合に、排除手段が
作動して、メインＣＰＵの出力信号に基づいて、ワンチ
ップマイコンの出力信号の論理値を変化させることによ
り、オペレーティングシステムの異常の排除が可能にな
る。
ワンチップマイコンとを備え、ワンチップマイコンに接
続される電子装置の動作を制御する制御装置のオペレー
ティングシステムに異常が発生した場合に、排除手段が
作動して、メインＣＰＵの出力信号に基づいて、ワンチ
ップマイコンの出力信号の論理値を変化させることによ
り、オペレーティングシステムの異常の排除が可能にな
る。
【図１】本発明に係るワンチップマイコンの第１の実施
例の基本構成を示すブロック図である。
例の基本構成を示すブロック図である。
【図２】本発明に係るワンチップマイコンの第１の実施
例の内部構成と第１の実施例をスレーブマイコンとする
システムの構成を示すブロック図である。
例の内部構成と第１の実施例をスレーブマイコンとする
システムの構成を示すブロック図である。
【図３】本発明に係るワンチップマイコンの第１の実施
例の動作を示すタイミングチャートである。
例の動作を示すタイミングチャートである。
【図４】本発明に係るワンチップマイコンの第２の実施
例の基本構成を示すブロック図である。
例の基本構成を示すブロック図である。
【図５】本発明に係るワンチップマイコンの第２の実施
例の要部の内部構成を示すブロック図である。
例の要部の内部構成を示すブロック図である。
【図６】本発明に係るワンチップマイコンを備えた制御
装置の第１の実施例の構成を示すブロック図である。
装置の第１の実施例の構成を示すブロック図である。
【図７】本発明に係るワンチップマイコンを備えた制御
装置の第１の実施例の動作を示すフローチャートであ
る。
装置の第１の実施例の動作を示すフローチャートであ
る。
【図８】本発明に係るワンチップマイコンを備えた制御
装置の第１の実施例の動作を示すタイミングチャートで
ある。
装置の第１の実施例の動作を示すタイミングチャートで
ある。
【図９】本発明に係るワンチップマイコンを備えた制御
装置の第２の実施例の構成を示すブロック図である。
装置の第２の実施例の構成を示すブロック図である。
【図１０】本発明に係るワンチップマイコンを備えた制
御装置の第２の実施例の第１の動作のフローチャートで
ある。
御装置の第２の実施例の第１の動作のフローチャートで
ある。
【図１１】本発明に係るワンチップマイコンを備えた制
御装置の第２の実施例の第２の動作のフローチャートで
ある。
御装置の第２の実施例の第２の動作のフローチャートで
ある。
【図１２】本発明に係るワンチップマイコンを備えた制
御装置の第２の実施例の第３の動作のフローチャートで
ある。
御装置の第２の実施例の第３の動作のフローチャートで
ある。
１ メインＣＰＵ ２ ＲＯＭ ３ ＲＯＭ ４ Ｉ／Ｏ部 ５ａ コントロールバス ６ バスコントローラ ６ａ コントロールバス ７ レジスタ ８ ＲＯＭ ９ ＲＡＭ １０ ＡＬＵ １２ アウトポート １３ インポート １８ ウオッチドッグタイマ ２１ サーマルヘッド ２２ ＡＤ変換器 ２３ ＡＤ変換器 ２４ サーミスタ
Claims (3)
- 【請求項１】 オペレーティングシステムのメインＣＰ
Ｕにより制御されるワンチップマイコンにおいて、該ワ
ンチップマイコンでの入出力アクセスを、前記メインＣ
ＰＵから直接行うアクセス手段を備え、前記入出力アク
セスが、前記ワンチップマイコン側と前記メインＣＰＵ
側の双方から行えるように構成されていることを特徴と
するワンチップマイコン。 - 【請求項２】 前記入出力アクセスが、前記ワンチップ
マイコンからの信号の出力処理、前記ワンチップマイコ
ンへの信号の入力処理及び前記ワンチップマイコンへの
入力信号の信号変換処理の少なくとも１つであることを
特徴とする請求項１に記載のワンチップマイコン。 - 【請求項３】 メインＣＰＵと、該メインＣＰＵにより
制御され、入出力のアクセスを、前記メインＣＰＵから
も直接行うアクセス手段を備えたワンチップマイコンと
を備え、前記ワンチップマイコンに接続された電子装置
の動作を制御する制御装置であり、オペレーティングシ
ステムに異常が発生すると、前記メインＣＰＵの出力信
号に基づいて、前記ワンチップマイコンの出力信号の論
理値を変化させることにより、前記オペレーティングシ
ステムの異常を排除する排除手段を有することを特徴と
するワンチップマイコンを備えた制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04248671A JP3131854B2 (ja) | 1992-08-25 | 1992-08-25 | ワンチップマイコン |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04248671A JP3131854B2 (ja) | 1992-08-25 | 1992-08-25 | ワンチップマイコン |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0675932A true JPH0675932A (ja) | 1994-03-18 |
| JP3131854B2 JP3131854B2 (ja) | 2001-02-05 |
Family
ID=17181608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04248671A Expired - Fee Related JP3131854B2 (ja) | 1992-08-25 | 1992-08-25 | ワンチップマイコン |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3131854B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9630369B2 (en) | 2007-02-15 | 2017-04-25 | Pirelli Tyre S.P.A. | Process and apparatus for manufacturing tyres |
| US9649818B2 (en) | 2008-05-28 | 2017-05-16 | Pirelli Tyre S.P.A. | Process and apparatus for building tyres |
-
1992
- 1992-08-25 JP JP04248671A patent/JP3131854B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9630369B2 (en) | 2007-02-15 | 2017-04-25 | Pirelli Tyre S.P.A. | Process and apparatus for manufacturing tyres |
| US10940654B2 (en) | 2007-02-15 | 2021-03-09 | Pirelli Tyre S.P.A. | Process and apparatus for manufacturing tyres |
| US9649818B2 (en) | 2008-05-28 | 2017-05-16 | Pirelli Tyre S.P.A. | Process and apparatus for building tyres |
| US10792876B2 (en) | 2008-05-28 | 2020-10-06 | Pirelli Tyre S.P.A. | Process and apparatus for building tyres |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3131854B2 (ja) | 2001-02-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |